基于DM642平台的视频会议中H.264/AVC编码器优化

针对视频会议系统应用,基于DM642平台进行了H.264/AVC编码器的优化.优化过程分为三步,首先是编码体系结构的选择及功能裁剪,其次是对运动估计算法进行优化,最后是针对平台的优化.在DM642平台上进行了测试,实现了20 f/s CIF(352×288)格式图像的实时编码.

H.264/AVC编码器子象素插值快速实现方法

子象素运动估计是H.264/AVC等混合编码标准中普遍使用的用于提高预测精度的技术,使得预测精度达到1/4象素,甚至1/8象素,从而提高编码性能。在做运动估计之前需要对参考图像插值,由于插值算法复杂度较高,计算资源耗费很大,所以如何简化和优化其插值算法,实现一个快速的插值过程,对编码器的实时性极其重要。论文提出了一种H.264/AVC编码器子象素插值的快速实现方法,首先简化运算的复杂度,然后通过优化数据结构来消除数据相关性,最后使用SIMD指令优化算法,从而高效地实现了标准的插值过程。实验证明,使用提出的方法实现的插值过程比H.264/AVC参考软件JM10的插值过程快25倍以上。

H.264/AVC编码器中6阶插值滤波器的实现

针对H.264/AVC视频编码器的系统芯片设计,提出了6阶1/2像素插值滤波器的4种具体实现结构;并且在相同的约束条件下,使用Synopsys综合工具比较了各自的实现代价,最终给出了6阶1/2像素插值滤波器的优化实现结构。

H.264/AVC编码器中运动估计的低代价VLSI实现(英文)

通过对运动估计算法进行优化,提出一种应用新型存储结构的流水线实现结构。通过采用合适的搜索策略、高效的率失真优化代价计算和插值部件、创新的存储结构及优化的数据流调度,实现具有低硬件代价和存储访问的快速运动估计。该设计在SMIC 130 nm工艺下综合,时钟频率可达到167 MHz,消耗181.7 K逻辑门和13.8 KB存储,相比同类设计具有更高的硬件效率。该设计集成在一个H.264/AVC编码器中进行FPGA原型验证和VLSI实现。SMIC 65 nm工艺下,整个芯片面积为1.74 mm×1.74 mm,工作频率为350 MHz,可以支持实时高清(1080P@60fps)编码。

一种基于FPGA的并行H.264/AVC编码器架构

为了提高视频在高性能压缩效率和实时编码方面的性能,提出一种新型的并行处理架构。采用现场可编程门阵列(FPGA)实现整个H.264编码系统设计,包括帧内和帧间预测、变换编码等全部编码过程。针对FPGA的低频工作特点采用高度流水线设计、双缓存机制以及多时域工作等优化处理模式,设计一种快速的宏块匹配预测架构,将图像分辨率设置成可调参数,在Xilinx公司的Virtex-6芯片上应用该硬件系统。测试结果证明,该IP系统在保持较好压缩性能的基础上720P的帧率可达每秒34帧。

基于TMS320C64X平台的H.264/AVC编码器优化实现

针对TMS320C64X系列芯片特点,结合H.264/AVC编码器算法结构,给出了具体的优化实现方案,包括编译器优化、Cache优化、DMA优化及关键代码线性汇编优化。结合实例详细介绍了高效率线性汇编代码的编写方法,本方法能在提高数据吞吐量的同时提高程序并行度。

H.264/AVC视频编码器在DM642平台上的实现与优化

文章介绍了H.264视频压缩标准的原理和DM642数字信号处理器的结构,并在该平台上实现了H.264视频编码器。对H.264标准中的几个主要模块进行了理论分析,并结合该数字信号处理器的特点对程序进行了优化,有效降低了整个编码器的运行时间。实验结果表明文章实现的视频编码器在性能和效率方面都达到了良好的效果。

H．264/AVC编码器中分数像素的插值算法优化

文中基于H．264/AVC视频编码器的系统芯片设计,对分数像素运动估计(FME)的亮度像素插值算法进行了简化调整;使用JM7．3参考代码模拟了不同分数像素插值算法对编码器性能的影响,通过分析这些插值算法的编码效率和芯片上的实现代价,提出了可以有效节约硬件实现代价的分数像素插值算法。试验结果表明优化后的插值算法可以使分数像素插值结构的硬件实现代价降低30%以上,而平均编码峰值信噪比(PSNR)和压缩率只有很小的损失。

基于DSP的H.264/AVC视频编码器实现

DSP的迅速发展使图像信息的传递范围不断扩大，实时数字视频压缩的应用也越来越广泛，在DSP上用软件实现视频压缩成为数字视频压缩标准应用的一个亮点。基于此，文章对H．264／AVC视频编码器的DSP实现做一些探索。

H.264/AVC中CAVLC编码器的硬件设计与实现

设计了一种H.264标准的CAVLC编码器,对原有软件流程进行部分改进,提出了并行处理各编码子模块的算法结构。重点对非零系数级(level)编码模块进行优化,采用并行处理和流水线相结合的结构,减少了cavlc编码的时钟周期,提供了稳定吞吐量。采用Xilinx公司VirtexⅡ系列的xc2v250 FPGA进行实现验证,最高时钟频率可达158.1 MHz,可满足实时编码H.264高清视频要求。

H.264/AVC基本档次编码器时域可伸缩编码的实现

提出一种在H.264/AVC基本档次编码器中实现时域可伸缩编码的方案,该方案通过H.264/AVC标准所提供的多参考帧和内存管理控制操作机制来实现。对于现有的H.264/AVC解码器,不需任何修改,即可直接解码由本方案生成的时域可伸缩码流。

基于同构多核处理器的H.264多粒度并行编码器

H.264码率低和视频质量高的优越性能以增加编码计算的复杂度为代价,如何开发适用于多核处理器平台的并行编码算法是提高其编码速度的重要研究内容,对于满足高清视频实时传输和大规模共享具有十分重要的意义.利用H.264开源编码器项目X264,在片级和数据级并行编码算法的基础上,通过分析图像帧之间的参考关系,提出并实现了B帧个数可变的帧级并行算法;根据宏块之间的参考关系,设计了一种类似流水线的宏块级并行方法;基于Intel同构多核平台,提出融合帧级、片级、宏块级和数据级4种不同粒度的并行编码方案,开发了H.264多粒度并行编码器.实验结果表明,在码率增加不大的情况下,H.264多粒度并行编码器可以很好地提升编码加速比,视频编码质量符合高质量的要求.

基于达芬奇技术的H.264视频编码器的实现

介绍了H.264视频编码标准和达芬奇技术内部的编解码引擎(Codec Engine)框架,描述了如何利用Codec Engine来实现H.264编码器的方法。

基于S3C6410和Linux的H.264编码器的实现与优化

针对目前嵌入式数字视频的实际需求,设计并实现了一种编码效率高、实时性好的嵌入式H.264编码器;该编码器基于S3C6410处理器,采用嵌入式Linux操作系统,经过对比选择x264编码方案;然后针对嵌入式系统的特点提出了一种新的判定优化效果的方案,并在此基础上进行优化,最后基于优化因子对编码器的性能进行测试;结果表明:优化后帧率提高都在79%以上,并且PSNR值降低不到2.3%,优化因子均值达34.11,可见帧率得到很大提高且PSNR值无明显降低,优化效果良好,实现了实时编码。

基于TMS320DM642芯片H.264编码器的设计

作为新一代视频压缩协议H.264,理论上已经证明它能比其它视频压缩协议表现出更好的性能,更能适应无线多媒体网络多媒体的应用需求。但是由于H.264协议自身的复杂性以及控制的灵活性,使得如何设计H.264编码器成为工程设计人员必须考虑的问题。采用具有较高运算速度的TMS320DM642DSP芯片作为H.264编码器实现的硬件平台,结合合适的编码器控制算法,将有效地解决这个问题,实现满足应用需求的H.264编码器。

一种适用于H.264标准的高度并行双层流水线结构CAVLC编码器

本文提出一种适用于H.264编码器的高度并行、双层流水线的CAVLC硬件实现结构.该结构设计了四路并行扫描统计模块,克服了以往结构每个时钟周期只能扫描一个系数的处理速率瓶颈;通过使用FIFO,平衡每一级流水线的处理延时,提高整个流水线工作的效率;在各个编码模块内部也大量采用流水线结构,提高数据吞吐率.基于0.18μm CMOS工艺,新结构在166.7MHz工作频率下,综合等效门数为20685门,数据吞吐率为每秒处理27M系数块,甚至能够实时编码数字影视格式的视频(4096×2048@30fp/s).整个设计在数据吞吐率提高到以往结构的3.46倍的同时,硬件资源代价并没有显著的增加.

H.264高清视频编码器的设计与实现

针对高清视频庞大的数据量以及H.264编码器复杂的编码结构引起的低编码速率的问题,对影响算法编码速率的原因进行了深入分析,并设计了高效的多核并行方案,进而充分利用TMS320C6678的多核性能,并结合TMS320C6678的运算存储特性,对H.264编码器进行了多方面的优化,最终使H.264编码器对720P高清视频序列编码速率从1.2 fps增加到27.2 fps,更加贴近于实际应用。

基于TMS320DM6446的H.264视频编码器的实现及优化

文章为实现基于TMS320DM6446的H.264视频编码器的实时性能,提出一系列优化方法.首先描述X264代码向TMS320DM6446平台的移植过程,然后从项目级优化、指令级优化和算法级优化等几个方面提出优化实现方案.实验结果表明:对于CIF格式的视频,优化后的H.264编码器可以达到24帧/s以上的编码速度,基本满足视频监控系统中编码器的需求.

基于BSP-15下低码率实时H.264编码器的实现

根据低码率实时应用领域的特点,对H.264的新编码特性进行了分析选择,提出了一套合适的编码方案,在编码性能和编码复杂度之间平衡;利用BSP-15 DSP芯片硬件的特点,设计了H.264编码器,并在DSP上实现。实验结果表明,H.264编码器对CIF大小的图像实现了实时编码。

H.264/AVC视频编码标准中CAVLC解码器的设计

提出了一种应用于H.264/AVC的快速低功耗CAVLC解码器设计方法。对较复杂的几个模块进行了算法和结构上的优化,减少了占用的硬件资源,降低了实现复杂性。仿真结果表明:采用该方法设计的解码器可以正确解码每个变换块中的变换系数,且能在一个时钟周期解出一个句法,完全可以满足H.264视频实时解码的要求。