H.264编码器的SSE2指令级优化

H.264视频编码标准采用了很多新技术,具有更优越的编码效率,同时也增加了计算复杂度,无法满足实时应用。由于单指令多数据扩展指令集2(SSE2)的并行运算能力可以提高计算机对多媒体数据的实时处理。文中主要采用了SSE2对H.264中的一些耗时较多的关键模块,例如整数像素运动估计中计算SAD、整数DCT变换、量化、Hadamard变换以及亚像素运动估计中计算SATD进行了指令级优化。实验结果表明,经过优化后,在保持视频图像质量的前提下,相应模块运行速度得到了提高,使H.264编码器整体的编码速度较好地满足实时要求。

基于H.264编码帧内预测模式的视频监控算法研究

为了降低视频监控中H.264编码帧内预测模式计算复杂度,在分析了帧内预测模式选择过程的基础上,提出了一种改进的提前终止选择算法。该算法根据画面的抖动状况以及INTRA16×16模式下的纹理特征来获取最佳阈值,并根据预处理阈值计算出最佳预测模式,从而降低了预测模式的计算复杂度,增强了在不同监控场景下的适应能力。将该算法与模式选择算法、多级模式预测方法进行实验分析,分别在比特率、帧预测次数和计算时间上进行比较,结果表明:通过改进后的算法可以有效去除模式的预测数,避免了不必要的预测计算,同时保持了H.264编码原有的特性。

流化H.264编码的数据并行方法

流模型是一种源于媒体处理的新型并行计算模型。然而H.264编码作为媒体处理领域中的重要应用,在与流模型适配时,却出现重要障碍,主要是由于相关性问题极大地限制了流化过程中数据级并行的开发。针对这个问题,首先根据编码算法分析了编码过程中遇到的相关性问题,然后为各主要编码模块分别提出解除相关性限制的数据并行编码方法。采用这些方法能够保证大数据并行粒度,最终达到高效并行流化编码的目的。实验表明采用数据并行流化编码方法,帧间预测、帧内预测、熵编码和去块滤波模块都获得了显著加速。

基于DSP平台H.264编码器的实现与优化

相对于以前其他的标准,H.264标准在分层编码、帧内/帧间预测编码、多帧参考、预测精度等技术方面做了巨大的改进。因此,在TMS320DM642平台上实现H.264基档次编码器的移植与优化显得格外实用和必要。基于对DSP平台的结构特性和H.264的计算复杂度分析,主要从以下3个方面对H.264编码器进行了优化:核心算法、数据传输和存储器/Cache使用。实验结果表明,对于CIF格式的视频序列,最优化后的H.264编码器能够达到每秒高于24帧的编码速度,满足了视频处理对于实时性的要求。

基于Blackfin533的H.264编码

针对H.264编码运算量大的特点,采用快速模式选择、快速运动搜索、汇编优化等方法,在保证图像质量的前提下,在Blackfin533上实现了H.264的CIF图像的准实时编码。实验表明对于高、中、低各种运动复杂度的图像,均实现了较高的压缩比。

基于DSP平台的H.264编码与网络传输的实时实现

针对H.264编码器计算复杂度高的问题,结合TMS320DM642芯片的具体特点,从算法、数据传输、内存和Cache的使用以及线性汇编等几个方面提出了优化实现方案,最终在DSP平台上实时实现了H.264基本档次编码器.实验结果表明,对于CIF格式的视频序列,优化后的H.264编码器可以达到24帧/s以上的编码速度,可以满足实时编码要求.基于优化后的H.264编码器,在实时操作系统DSP/BIOS上实现了视频数据的实时采集、编码以及网络传输等功能,证明了提出的优化方案具有实用价值.

H.264编码器在2D网孔和ASNoC中的通信量建模和映射(英文)

如今,SoC 设计对片上资源的需求不断增长,而总线结构却不能满足片上通信的要求。因此,设计者开始研究一种新颖的、可扩展的、模块化的设计方法学——片上网络。作者在这个领域中的主要工作是对 H.264 编码器进行通信量建模的仿真,并在规则及专用的 NoC 结构下提出相关的映射方法。首先,使用帧速率和分布拟合方法对H.264 编码器各个模块之间的通信量行为进行了仿真和分析;然后得到了 H.264 编码器专用的重要仿真参数的模型,如带宽、延时、包尺寸等;并利用这些通信量行为模型和参数将 H.264 编码器映射到二维网孔和专用 NoC 结构中;最终使用 Network Simulator-2 比较各参数,如平均包延时,丢包率和面积。另外,还比较了两种 NoC 结构在短期行为中的平均包延时。比较结果显示,专用 NoC 具有更低的平均包延时,更小的丢包率和更少的面积。

高速视频会议系统H.264编码的优化

为了提高视频会议系统的图像传输速度,将视频帧预测模式按照在实际的模式选择中所占比例高低以及宏块间的相似性分成四类,从实际选择中所占比例高的模式优先开始搜索,代替原来的树状全搜索模式,来缩短帧预测的时间,从而提高系统的图像传输速度.实验结果表明,优化后的算法在不影响图像视觉效果的情况下,较优化前的算法平均每帧编码时间明显缩短,说明通过按实际模式选择中所占比例高低,进行预测模式分类搜索的方法可以有效提高图像帧编码的速度,从而提高视频会议系统的图像传输速度.

基于ASIC的H.264编码器设计及其ADSP验证策略

提出了H.264/AVC硬件编码器的一种3级流水结构,以此来提高硬件加速电路的处理能力和利用效率。鉴于H.264编码芯片验证的复杂性,还提出了一种基于ADSP-BF537的新型多媒体SoC验证平台,并讨论了如何利用BF537,对H.264编码芯片进行全面、高效的软硬件协同验证。

Matrox MXO2 Mini在Avid Media Composer高清预监和闪速H.264编码

Avid提供对Matrox MX02 Mini的支持可谓是众望所归：这将带给Avid Media Composer用户一个低成本的离清预监解决方案。但这并不是Matrox产品送给Avid用户的唯一礼物。Matrox MX02 Mini内置的MAX H264编码加速器选件令您可以直接从Media Composer、MacPro或MacBookPro输出用于网页、

基于H.264编码的常态化录播教学系统的设计

针对现有录播系统,该文设计了一种基于H.264编码的常态化录播教学系统.该系统具有云存储服务器设备、全自动H.264编码录播系统、教师/学生图像自动识别跟踪系统、音频系统四个单元.设备采用H.264编码方式对视频进行存储编码传输,数据传输更快,更保真.

以H.264编码算法为基准探讨高速CCD视频压缩系统设计

对高速CCD视频信号进行专门、深入的研究,可以使得相应的电路设计更加科学、高效。本文,笔者在H.264视频编码算法的基础上设计了一种高速CCD视频压缩系统,为了保证压缩算法处于高速运行状态,系统的软硬件管理工作可以通过DSP/BIOS资源的使用来实现。此外,EDMA高速搬运数据策略的采用可以有效促进数据的高速交互,保证数据实时传输的顺利完成。

嵌入式H.264编码器的带宽优化技术介绍

本文分析了H.264编码过程中的DRAM带宽占用情况;针对目前嵌入式设备的特点,同时介绍了若干种DRAM带宽优化的手段,其中每一种优化技术都具备有非常高的实用价值,对H.264编码器设计人员,尤其是移动消费类SOC设计师有很好的参考意义。

基于同构多核处理器的H.264多粒度并行编码器

H.264码率低和视频质量高的优越性能以增加编码计算的复杂度为代价,如何开发适用于多核处理器平台的并行编码算法是提高其编码速度的重要研究内容,对于满足高清视频实时传输和大规模共享具有十分重要的意义.利用H.264开源编码器项目X264,在片级和数据级并行编码算法的基础上,通过分析图像帧之间的参考关系,提出并实现了B帧个数可变的帧级并行算法;根据宏块之间的参考关系,设计了一种类似流水线的宏块级并行方法;基于Intel同构多核平台,提出融合帧级、片级、宏块级和数据级4种不同粒度的并行编码方案,开发了H.264多粒度并行编码器.实验结果表明,在码率增加不大的情况下,H.264多粒度并行编码器可以很好地提升编码加速比,视频编码质量符合高质量的要求.

基于H.264 CAVLC熵编码的视频加密方案

基于块的数字视频编码一般包括运动估计、残差块变换和熵编码三个阶段。针对传统的视频加密方案——对第二阶段中的残差变换系数进行的加密,提出了一种基于H.264CAVLC熵编码的视频加密方案,该方案充分利用了流密码加密简单、运算快的优点,将加密过程置于视频编码的第三个阶段。理论分析和实验结果表明,该方案具有较高的安全性和较低的计算复杂度,加密运算不改码流结构,加密后的视频仍具有可操作性,不影响压缩性能,且可以根据应用需求进行分级加密,具有很大的灵活性。

基于嵌入式平台的h.264视频编码器的实现

介绍了基于嵌入式平台PXA255的h.264视频编码器的实现。在描述了视频编码器的硬件结构设计及视频采集软件的实现的基础上,详细介绍了h.264对视频编码标准的一些改进以及基于PXA255结构和ARM汇编指令的h.264编码程序的优化。实验结果表明,优化后的h.264编码程序能够对采集到的视频进行实时编码,该视频编码器运行状态良好。

H.264高清视频编码器的设计与实现

针对高清视频庞大的数据量以及H.264编码器复杂的编码结构引起的低编码速率的问题,对影响算法编码速率的原因进行了深入分析,并设计了高效的多核并行方案,进而充分利用TMS320C6678的多核性能,并结合TMS320C6678的运算存储特性,对H.264编码器进行了多方面的优化,最终使H.264编码器对720P高清视频序列编码速率从1.2 fps增加到27.2 fps,更加贴近于实际应用。

H.264视频编码的关键技术分析及复杂度研究测试

H.264比原有的视频编码标准大幅度提高了编码效率和稳定性,但其运算复杂度也大大增加。为了在不影响编码效率的前提下,降低编码运算的复杂度,提高编码的实时性,有必要对H.264的复杂性做出详细研究。H.264通过对传统的帧内预测、帧间预测、变换编码和熵编码等算法的改进来提高压缩率。本文分析H.264上述关键技术,给出基于JM86的模块复杂度测试。测试结果表明H.264编码的复杂性主要体现在帧间预测模块中,要加快H.264的编码速度,就必须对这个模块进行优化。

H.264视频编码器在DSP芯片的实现

H.264标准的提出满足日益增长的视频应用对运动图像更高的压缩性能的需要,极大地降低了发送视频图像所需要的带宽,适用于多样化的网络环境。采用TMS320DM642实现H.264编码器是一种快速有效的方法,具有多视频处理功能、接口丰富、算法灵活和可根据视频信号处理的特点进行优化等优点。本文主要论述了采用TMS320DM642芯片实现H.264视频编码器的硬件设计及在DSP/B IOS操作系统中实现H.264编码器的软件设计,本系统设计的编码器能够脱离计算机,实现CIF格式视频流的实时编码。

基于异构多核处理器的H.264并行编码算法

H.264视频编码标准计算复杂度较高,难以完成高清视频的实时编码。为此,提出异构多核DM6467平台的H.264并行编码算法。综合DM6467内部各个硬件加速引擎的依赖关系和存储器特点,设计宏块级并行编码算法,通过分析多slice模式流水线的特点,以及数字信号处理器和ARM双核任务分配,提出合并流水线、核间负载均衡的优化方案。实验结果表明,优化后的编码器效率提高18%,能实现在DM6467平台上1080P的实时编码。