基于同构多核处理器的H.264多粒度并行编码器

H.264码率低和视频质量高的优越性能以增加编码计算的复杂度为代价,如何开发适用于多核处理器平台的并行编码算法是提高其编码速度的重要研究内容,对于满足高清视频实时传输和大规模共享具有十分重要的意义.利用H.264开源编码器项目X264,在片级和数据级并行编码算法的基础上,通过分析图像帧之间的参考关系,提出并实现了B帧个数可变的帧级并行算法;根据宏块之间的参考关系,设计了一种类似流水线的宏块级并行方法;基于Intel同构多核平台,提出融合帧级、片级、宏块级和数据级4种不同粒度的并行编码方案,开发了H.264多粒度并行编码器.实验结果表明,在码率增加不大的情况下,H.264多粒度并行编码器可以很好地提升编码加速比,视频编码质量符合高质量的要求.

一种基于视频编码标准H.264的智能视频监控技术

提出并实现了一种基于H.264视频编码标准的智能视频监控系统。该系统引入一种新的运动检测方法,通过对监控图像的运动矢量及运动补偿后的残差能量进行综合分析,提出了对可疑场景的确认和报警方案,能够有效克服光线变化、背景局部轻微摆动及摄像头轻微抖动带来的影响,具有良好的灵敏度和鲁棒性。

基于DSP平台的H.264编码与网络传输的实时实现

针对H.264编码器计算复杂度高的问题,结合TMS320DM642芯片的具体特点,从算法、数据传输、内存和Cache的使用以及线性汇编等几个方面提出了优化实现方案,最终在DSP平台上实时实现了H.264基本档次编码器.实验结果表明,对于CIF格式的视频序列,优化后的H.264编码器可以达到24帧/s以上的编码速度,可以满足实时编码要求.基于优化后的H.264编码器,在实时操作系统DSP/BIOS上实现了视频数据的实时采集、编码以及网络传输等功能,证明了提出的优化方案具有实用价值.

改进的H.264视频编码方案

提出了一种改进的H.264视频编码方案。针对H.264中具有7种不同块模式运动估值的特点,在帧间预测过程中使用一种扩展的变换编码概念——自适应块变换,把运动估值的块大小和变换块大小联系起来,通过限制最大的变换块尺寸对自适应块变换做了简化,以适应实际应用的需要;通过扩展帧内预测的块模式,将简化的自适应块变换也应用到帧内预测编码中;鉴于不同块尺寸的变换系数矩阵的概率分布不同,提出在熵编码过程中采用自适应通用变长编码对码表进行动态重组,以进一步提高编码效率。比较了与现有H.264视频编码方案的性能差异。

基于H.264 CAVLC熵编码的视频加密方案

基于块的数字视频编码一般包括运动估计、残差块变换和熵编码三个阶段。针对传统的视频加密方案——对第二阶段中的残差变换系数进行的加密,提出了一种基于H.264CAVLC熵编码的视频加密方案,该方案充分利用了流密码加密简单、运算快的优点,将加密过程置于视频编码的第三个阶段。理论分析和实验结果表明,该方案具有较高的安全性和较低的计算复杂度,加密运算不改码流结构,加密后的视频仍具有可操作性,不影响压缩性能,且可以根据应用需求进行分级加密,具有很大的灵活性。

H.264编码器的SSE2指令级优化

H.264视频编码标准采用了很多新技术,具有更优越的编码效率,同时也增加了计算复杂度,无法满足实时应用。由于单指令多数据扩展指令集2(SSE2)的并行运算能力可以提高计算机对多媒体数据的实时处理。文中主要采用了SSE2对H.264中的一些耗时较多的关键模块,例如整数像素运动估计中计算SAD、整数DCT变换、量化、Hadamard变换以及亚像素运动估计中计算SATD进行了指令级优化。实验结果表明,经过优化后,在保持视频图像质量的前提下,相应模块运行速度得到了提高,使H.264编码器整体的编码速度较好地满足实时要求。

基于H.264编码帧内预测模式的视频监控算法研究

为了降低视频监控中H.264编码帧内预测模式计算复杂度,在分析了帧内预测模式选择过程的基础上,提出了一种改进的提前终止选择算法。该算法根据画面的抖动状况以及INTRA16×16模式下的纹理特征来获取最佳阈值,并根据预处理阈值计算出最佳预测模式,从而降低了预测模式的计算复杂度,增强了在不同监控场景下的适应能力。将该算法与模式选择算法、多级模式预测方法进行实验分析,分别在比特率、帧预测次数和计算时间上进行比较,结果表明:通过改进后的算法可以有效去除模式的预测数,避免了不必要的预测计算,同时保持了H.264编码原有的特性。

帧间编码模式选择及其择优早期终止的H.264/AVC快速算法

通过研究H.264/AVC帧间编码中最佳模式分布,提出了3种模式选择早期终止策略,分别对SKIP,P16×16,P16×8和P8×16这3类模式成为最佳编码模式进行判断,适当地结束编码模式选择过程,避免了对后面不可能模式率失真代价的计算,从而减少了帧间编码的计算复杂度。实验结果表明,该算法可以减少H.264/AVC编码器50%～70%的编码时间,同时保持与全搜索算法基本一致的编码性能,峰值信噪比PSNR平均下降0.17dB左右,编码比特率平均增加2.42%。

基于嵌入式平台的h.264视频编码器的实现

介绍了基于嵌入式平台PXA255的h.264视频编码器的实现。在描述了视频编码器的硬件结构设计及视频采集软件的实现的基础上,详细介绍了h.264对视频编码标准的一些改进以及基于PXA255结构和ARM汇编指令的h.264编码程序的优化。实验结果表明,优化后的h.264编码程序能够对采集到的视频进行实时编码,该视频编码器运行状态良好。

基于CUDA的H.264/AVC视频编码的设计与实现

为了提高编码速率,将视频编码中计算量较大的运动估计和离散余弦变换(DCT)系数计算移植到图像处理器(GPU)上处理.根据H.264/AVC的编码要求和处理器的并行结构,提出了一种并行处理方法,并利用统一计算设备架构(CUDA)的计算平台,实现了H.264/AVC中的运动估计和DCT变换系数的计算.实验表明:在GPU上采用并行计算方法可较大程度地提高视频编码速度.

H.264/AVC帧间宏块编码模式选择的VLSI设计

对比分析了高复杂度(RDO_on)和低复杂度(RDO_off)帧间宏块编码模式选择的硬件实现代价,给出了H.264/AVC编码器系统芯片的低复杂度帧间宏块编码模式选择的VLSI设计;并在Altera DE2开发板上进行了FPGA验证。

H.264高清视频编码器的设计与实现

针对高清视频庞大的数据量以及H.264编码器复杂的编码结构引起的低编码速率的问题,对影响算法编码速率的原因进行了深入分析,并设计了高效的多核并行方案,进而充分利用TMS320C6678的多核性能,并结合TMS320C6678的运算存储特性,对H.264编码器进行了多方面的优化,最终使H.264编码器对720P高清视频序列编码速率从1.2 fps增加到27.2 fps,更加贴近于实际应用。

H.264视频编码的关键技术分析及复杂度研究测试

H.264比原有的视频编码标准大幅度提高了编码效率和稳定性,但其运算复杂度也大大增加。为了在不影响编码效率的前提下,降低编码运算的复杂度,提高编码的实时性,有必要对H.264的复杂性做出详细研究。H.264通过对传统的帧内预测、帧间预测、变换编码和熵编码等算法的改进来提高压缩率。本文分析H.264上述关键技术,给出基于JM86的模块复杂度测试。测试结果表明H.264编码的复杂性主要体现在帧间预测模块中,要加快H.264的编码速度,就必须对这个模块进行优化。

流化H.264编码的数据并行方法

流模型是一种源于媒体处理的新型并行计算模型。然而H.264编码作为媒体处理领域中的重要应用,在与流模型适配时,却出现重要障碍,主要是由于相关性问题极大地限制了流化过程中数据级并行的开发。针对这个问题,首先根据编码算法分析了编码过程中遇到的相关性问题,然后为各主要编码模块分别提出解除相关性限制的数据并行编码方法。采用这些方法能够保证大数据并行粒度,最终达到高效并行流化编码的目的。实验表明采用数据并行流化编码方法,帧间预测、帧内预测、熵编码和去块滤波模块都获得了显著加速。

高清H.264变换编码的流式实现

H.264作为新一代视频编码标准,具有很好的性能,但计算复杂度比较高。Storm处理器是一款面向媒体应用和信号处理的高效能流处理器,在媒体处理方面具有很好的应用前景。针对H.264对计算性能的要求,本文给出了高清H.264(1080P)变换编码在Storm-SP16 G160流处理器上的流式实现。本文根据不同算法的数据流特征,结合具体的流化过程详细介绍了并行粒度选择以及数据流组织、规范化处理等流化技术。实验结果表明:编码的流式实现具有很好的性能,按照此编码效率加速整个程序可满足实时要求。提供了一种不同于硬件加速的程序加速方法,对其他媒体应用在流处理器上的映射具有很大的借鉴意义。

H.264视频编码器在DSP芯片的实现

H.264标准的提出满足日益增长的视频应用对运动图像更高的压缩性能的需要,极大地降低了发送视频图像所需要的带宽,适用于多样化的网络环境。采用TMS320DM642实现H.264编码器是一种快速有效的方法,具有多视频处理功能、接口丰富、算法灵活和可根据视频信号处理的特点进行优化等优点。本文主要论述了采用TMS320DM642芯片实现H.264视频编码器的硬件设计及在DSP/B IOS操作系统中实现H.264编码器的软件设计,本系统设计的编码器能够脱离计算机,实现CIF格式视频流的实时编码。

基于DSP平台H.264编码器的实现与优化

相对于以前其他的标准,H.264标准在分层编码、帧内/帧间预测编码、多帧参考、预测精度等技术方面做了巨大的改进。因此,在TMS320DM642平台上实现H.264基档次编码器的移植与优化显得格外实用和必要。基于对DSP平台的结构特性和H.264的计算复杂度分析,主要从以下3个方面对H.264编码器进行了优化:核心算法、数据传输和存储器/Cache使用。实验结果表明,对于CIF格式的视频序列,最优化后的H.264编码器能够达到每秒高于24帧的编码速度,满足了视频处理对于实时性的要求。

H.264/AVC编码器中6阶插值滤波器的实现

针对H.264/AVC视频编码器的系统芯片设计,提出了6阶1/2像素插值滤波器的4种具体实现结构;并且在相同的约束条件下,使用Synopsys综合工具比较了各自的实现代价,最终给出了6阶1/2像素插值滤波器的优化实现结构。

H．264/AVC编码器中分数像素的插值算法优化

文中基于H．264/AVC视频编码器的系统芯片设计,对分数像素运动估计(FME)的亮度像素插值算法进行了简化调整;使用JM7．3参考代码模拟了不同分数像素插值算法对编码器性能的影响,通过分析这些插值算法的编码效率和芯片上的实现代价,提出了可以有效节约硬件实现代价的分数像素插值算法。试验结果表明优化后的插值算法可以使分数像素插值结构的硬件实现代价降低30%以上,而平均编码峰值信噪比(PSNR)和压缩率只有很小的损失。

H.264变换编码与量化原理分析

详细分析了 H .2 64视频编码标准中的整数变换和量化过程。 H .2 64采用 4× 4整数变换 ,并将尺度调整融合在量化过程中 ,降低变换算法复杂度和减少乘法次数 。