一种基于HB加权的频域自适应时延估计新算法

为了提高低信噪比情况下的自适应时延估计精度和收敛速度,提出了一种基于HB加权的频域自适应时延估计新算法。给出了频域自适应时延估计算法和新算法的原理模型。最后将该算法应用于低空目标声测定位中,用实测的直升机噪声数据进行了仿真。仿真结果表明,在低信噪比情况下,新算法有更高的估计精度、收敛速度和稳健性。

数字下变频的FPGA实现

研究了高倍抽取的数字下变频设计,重点分析了基于级联积分梳状滤波器和级联半带滤波器的多级抽样频率算法。并提出了用最新的Systemgenerator软件实现FPGA的设计、仿真方案,缩短了开发周期,简化了设计流程,增加了系统的集成度和稳定性,降低了开发成本。对于混频器、级联积分梳状滤波器和数字下变频器都给出了仿真波形。

用MATLAB在FPGA芯片中实现数字下变频设计

数字下变频在接收系统的数字化和软件化过程中起到了至关重要的作用。该文研究了高倍抽取的数字下变频设计,重点分析了基于级联积分梳状滤波器和级联半带滤波器的多级抽样频率算法。采用最新的设计软件Systemgenerator软件可以方便地在MATLAB中实现算法仿真并可生成FPGA芯片的下载文件,简化了设计流程,降低了开发成本和周期。提出了一种基于计算机ISA总线的系统验证方法。用Systemgenerator设计和仿真基于FPGA芯片的的硬件设计有效地验证了算法并降低了试验成本,是一种好方法。

低信噪比下的变步长最小均方自适应算法及其在时延估计中的应用

为提高变步长最小均方(LMS)自适应算法在噪声干扰下的时变时延跟踪性能,提出改进的变步长LMS自适应算法。该算法对MVSS-LMS算法进行误差均值补偿,改步长因子固定范围约束为动态变化约束;使用HB加权突出自适应滤波器权系数峰值,采用滑动窗遗忘加权减小计算复杂度。自适应时延估计仿真实验和消声水池目标被动定位试验表明:相比于参数固定条件下的MVSS-LMS算法和SVS-LMS算法,改进算法能够获得更好的时变时延跟踪性能。

多速率信号处理的设计与实现

多速率信号处理是软件无线电的理论基础,该文介绍了一种高效的多速率信号处理方法,即采用CIC滤波器、HB滤波器、FIR滤波器和多相滤波器等实现抽取和内插以达到改变信号速率的目的。文中介绍了各种滤波器的基本原理,分析了设计实现时需要注意的问题,并给出了采用这种多速率信号处理方法实现数字下变频的设计结果。

数字下变频DDC的设计与FPGA实现

本文以提高软件无线电中DSP的运算速度为目的,设计了高效的数字下变频系统,在得到有效信息的同时可以节省大量的运算、存储空间。本方案是基于FPGA设计的,详细介绍了数字下变频的各种滤波器的设计,包括CIC滤波器、HB滤波器、FIR滤波器,并编写verilog HDL程序实现各个模块,最后在FPGA中验证了设计的有效性、可行性。

基于MATLAB的数字下变频器的设计与仿真应用

文中应用软件无线电思想对数字下变频器中的几个关键技术进行了研究,对下变频各个模块所涉及到的CIC、HB、FIR等关键算法进行了讨论、提炼与总结,应用matlab软件设计了下变频器中的CIC、HB、FIR滤波器等核心模块,并将各模块融为一体从软件实现的角度完成了对系统的搭建和功能仿真。仿真结果表明,系统实现了对中频信号的下变频处理且无失真现象,大大减少了软件无线电系统数字信号处理的运算量和数据的存储量,极大地提高了系统的实时性。

软件无线电中多速率信号处理设计及仿真

针对软件无线电中的采样率转换问题,提出了一种先抽取再内插来实现采样率转换的结构,讨论了与之相应的CIC滤波器、HB滤波和多相滤波器的设计,结合各滤波器的特征,对各抽取器关键参数的选择进行了分析,实现了整个抽取系统从输入到输出的仿真,完成了多采样率的变换.

数字下变频的抽取滤波器级联技术研究

研究了CIC滤波器和半带滤波器的级联使用问题,并用Matlab对两种滤波器级联使用于软件无线电接收机中的抽取滤波进行了仿真,同时将加性高斯白噪声也置入仿真过程。仿真结果表明,抽取滤波级联可以较好地解决大比率抽取问题,具有抗混叠、抑制谐波、抑制噪声和降低采样率四大功能。

基于多抽样率结构的变带宽滤波器设计方法研究

文章分析了变带宽滤波器设计资源消耗的影响因素,简要介绍了抽样率变换技术;通过一个设计实例的Systemview建模和仿真分析,结果表明,采用基于多抽样率的实现结构,可以明显降低设计的资源消耗。

数字下变频中抽取滤波器的设计

数字下变频是软件无线电的关键技术之一,数字下变频的实现关键在于抽取滤波器的设计与实现。针对输入到数字下变频系统中的信号采样率很高的问题,选用积分梳状(CIC)滤波器与半带(HB)滤波器这两种比较特殊的滤波器来完成下变频采样速率的抽取以及信号滤波。通过比较分析影响CIC滤波器的特性参数,选取了优化CIC滤波器性能的一组参数,对其进行设计。为了减小了滤波器的采样点数,降低滤波器的成本,避免出现频率特性中的突跳,选用最优等波纹法设计HB滤波器。基于Systemgenerator的设计仿真与基于FPGA芯片的硬件设计,均可以有效地验证算法,但前者降低了实验成本,缩短了实验周期,而且设计更加实用。

DDC中的抽取滤波器设计及FPGA实现

本文介绍了在数字下变频(DDC)中的抽取滤波器系统设计方法和具体实现方案。采用CIC滤波器、HB滤波器、FIR滤波器三级级联的方式来降低采样率。通过实际验证,证明了设计的可行性。

多速率信号处理系统设计与实现

多速率信号处理通过内插和抽取方法来变化系统中不同节点处的信号速率。分析了在抽取和内插中采用的抗混叠滤波器如CIC,HB,多相滤波器组等,提出一种128倍多级抽取器设计方案,通过在MATLAB中建模,并编写verilog HDL代码,在ModelSim中进行仿真,仿真结果验证了这一结构的合理性。

基于折叠的DDC抽取器设计

基于FPGA利用CIC和HB滤波器实现DDC抽取器是一种高效方法,但传统设计很少考虑资源优化问题。介绍了一种基于折叠技术的资源复用设计方法,通过对运算硬件资源复用的合理控制,可以减少硬件资源开销或减小硅片面积。由折叠方程分别推导出CIC和HB的折叠实现框图,用Verilog描述了设计,经MATLAB与Modelsim联合仿真后,最终在Xilinx公司的xc4vfx20 FPGA上应用于系统。同步时钟设计,在满足低延迟等性能要求下,具有耗费资源少、功耗低、稳定性高等优点。