基于FPGA软件安全性的HDL编码规范分析与研究

随着FPGA的广泛应用,FPGA的运行代码的安全性也越来越重要。文章从HDL编码的角度,研究了影响FPGA软件功能安全性的几个重要因素,分析了信号跨时钟域处理、状态机设计、信号毛刺等因素在编码阶段对软件安全性的影响,并提出了对应的防范措施;形成了基于FPGA软件功能安全性的HDL编码和设计规范,为规避在编码阶段引入软件功能安全性问题提供了一定的依据和参考。

PCI总线目标接口状态机的Verilog HDL实现

随着计算机技术的发展,PCI总线以其高性能、突发传输和即插即用的优点获得广泛应用,成为事实上的计算机标准总线。介绍了采用独热(one-hot)编码方式、用VerilogHDL语言实现了PCI目标接口的核心控制部分——目标接口状态机,给出了详细的状态转移图和仿真结果图,并进行了分析。同时结合其它支持模块,灵活地配置到CPLD中实现了PCI目标接口,较好地完成了PCI目标接口的数据传输控制功能。

Verilog HDL代码描述对状态机综合的研究

Verilog HDL语言在芯片设计中应用广泛,而有限状态机的设计是数字系统设计的关键部分。本文介绍了有限状态机的设计,探讨了Verilog HDL代码描述会对状态机的综合结果产生的影响,最后通过一个序列检测器的设计进行实例说明。

Verilog HDL代码生成与验证工具设计与实现

为规范代码设计模式,提高代码编写效率,减少编码错误,设计并实现了基于设计模式的可视化Verilog HDL代码生成与验证工具。对比现有代码生成方式,参考ZIPC表格设计思想,实现自定义模块模式、模板模式和在线编辑模式三种代码生成模式。最后,通过对代码生成工具的功能测试和性能测试分析,在2000个用户并行访问情况下,系统达到最高吞吐量,系统性能达到峰值。结果表明,该代码生成与验证工具可有效提高编码效率和质量,为该类设计提供了新的思路。

覆盖方法在HDL测试中的应用

基于仿真的验证和形式验证是用于测试的两种方法。由于形式验证难以用于大型设计的测试,所以HDL验证的主要方法是通过大量的测试向量仿真HDL代码来完成。实际中一般运用覆盖方法来分析仿真的完备性,虽然100%的覆盖并不能表明程序100%的没有错误,但却是衡量测试是否完成的一个重要标准。文中主要分析了代码覆盖和功能覆盖方法,并给出了具体例子。

基于Verilog HDL设计线性分组编译码器

针对传统电路图法设计复杂数字系统的周期长,需要专门的设计工具,需手工布线的缺陷,阐述了用Verilog HDL输入法在设计复杂电路方面的优势.并以线性分组码编译码器的具体设计实现说明了Verilog HDL设计的程序结构清晰,无需考虑具体电路的实现,大大减少了设计人员的工作量,提高了设计的准确性和效率.

基于Verilog HDL的有限状态机设计

介绍Verilog硬件描述语言(HDL)历史及其特点,有限状态机(FSM)广泛适用于设计数字系统的控制模块,包括组合逻辑和寄存器逻辑,设计的可综合状态机有多种编码风格,语言描述较为抽象,通过研究总结一般编写状态机的方法、步骤和设计要点来设计一个自动转换量程的频率计控制器并对之进行仿真。

兼容多种曼彻斯特码型的通信协议设计及实现

阐述一种兼容多种曼彻斯特码型的单总线通信协议(OWMCP)的设计,它的协议采用“SYNC+ADDR+DATA+ACK”的格式通信,分析计算通信效率结果达到了96.24%,高于相同条件下用于功率电子系统和M-arry碰撞树的曼彻斯特码协议能达到的94.12%和85.22%。使用Verilog HDL设计了接收端和发送端电路,搭建了相应的验证环境模拟通信过程对OWMCP进行了验证。结果表明,此协议DATA段兼容多种曼彻斯特码型,在进行以1 024包数据量为例的通信时能有效识别数据边界和进行可靠的信息传输。

频率计权网络的数字电路实现

提出一种频率计权网络的数字电路实现方案,详细阐述由滤波器设计工具生成频率计权滤波器,然后采用HDL代码生成工具将其转换成可移植、可综合的能在FPGA上实现的HDL代码,分别在软件和硬件上进行仿真验证测试的过程。结果表明,设计的频率计权网络符合计权特性及允差标准,且采用此方法设计的频率计权网络简化了电路结构,操作简单,降低了功耗、成本,节省了资源,提高了效率,能快速得出信号的频率计权值。

一种改进的RFID中的密勒解码方法

在分析密勒调制副载波技术的基础上,根据其编码特征,设计了一种简单的解码器。首先对来自标签的突发数据帧进行异或运算,然后根据异或运算结果解码,最后根据解出码判断数据帧的开始与结束。

基于Simulink代码生成的FPGA信号处理系统仿真验证平台

基于FPGA的数字信号处理系统具有高速、低成本、可维护性等多方面优势,应用范围日益广泛,但是随着FPGA数字信号处理系统规模和复杂度不断提高,传统功能验证方法存在仿真平台搭建难度大、效率低的问题。为了提升仿真验证平台开发效率和规范性,提出一种基于Simulink代码自动生成技术的联合仿真验证平台。该平台使用Simulink HDL Coder基于模型的方法搭建仿真环境中复杂数字信号处理部分,通过模型仿真后直接生成HDL代码,最终在IES中进行整个系统的仿真验证。通过搭建SMA基带信号处理系统仿真验证平台,验证了该方法的有效性。研究结果表明,这种仿真平台搭建方法除了验证用例和部分通用接口以外,所有算法的相关设计代码都是Simulink自动生成,从而简化了仿真平台开发流程,有效提升了仿真平台的开发效率和可靠性。

CRC编码算法研究与实现

目的研究CRC编码中模2除法运算的规则,解决CRC编解码过程中的延时问题。方法对CRC编码中模2除法进行变换,得出一种无延时、简单、实用的编码算法。结果采用Verilog语言设计一个经过验证的16位无延时的CRC-16软核。结论该软核可直接应用到具有CRC-16校验电路的收发器中。

JPEG2000位平面编码器的硬件实现

采用三个状态机控制编码操作,并采用局部优化和模板数据缓冲技术,提出了一种简单、灵活的新结构,提高了编码效率,减小了硬件实现的资源消耗,在码块处理上也具有很大灵活性。设计了硬件结构的VerilogHDL模型,进行了仿真和逻辑综合,并用FPGA进行了验证。仿真和综合结果表明,设计的硬件结构是正确的,最高频率可达82MHz,满足设计要求。

RS(204,188)编码器的设计与实现

给出了一种 GF( 2 56 )域上的 RS( 2 0 4 ,1 88)码编码器的实现算法 ,建立了 C语言行为级模型和 RTL级硬件模型。采用了具有对称系数的生成多项式 ,减少了有限域乘法器的个数。通过逻辑综合、优化得到了电路网表与 FPGA网表 ,并进行了二者的仿真验证。该电路的规模约为41 0 0门左右 ,约为一般的该编码器 70 %。

最优状态编码研究

探讨了状态机电路最优状态编码的问题.研究了状态编码的成本及寄存器最优、组合逻辑最优之间的关系,介绍了3种常用的编码方法.通过实验分析差异.

基于小波图像编码的远程监控系统的设计与实现

小波变换由于其多分辨率特性而特别适合图像编码。该文设计了一种基于小波图像编码的远程监控系统。整个系统由本地监控端和远程主控端组成。本地监控端包括图像采集、小波变换图像编码和发送3个模块。小波变换图像编码由二维小波变换和零树编码组成。设计了监控端各个模块的硬件结构,编写了其硬件结构的Verilog HDL模型,进行了仿真和逻辑综合,并用FPGA进行了验证。编写了主控端的远程接收、控制软件,成功实现了基于小波图像编码的远程监控系统。

Turbo码编码器的FPGA设计与实现

根据Turbo码编码原理,结合无人机数据链通信特点,给出了Turbo码编码器设计方案.该方案以Xilinx公司的FPGA芯片为硬件开发平台,使用ISE开发工具和Verilog HDL语言,实现了整个Turbo码编码器的设计.仿真实验表明,在纠错能力范围内,该方案能够实现正确编码且具有较高的编码速率,提高了无人机数据链的通信质量和抗干扰性能.

AVS帧内预测算法及其解码器的硬件实现

文章介绍了AVS帧内预测解码模块的硬件实现,概述了AVS视频编解码标准的帧内预测技术,重点讨论了AVS帧内预测各模式的算法,并将AVS的帧内预测技术与H.264的帧内预测技术进行了性能比较,分析了AVS帧内预测的算法复杂度,在此基础上设计了AVS帧内预测解码模块的硬件实现,并提出了一种可重构的帧内预测计算单元的实现方法。

基于FPGA的Huffman编码器的设计

针对图像编码压缩的问题,提出了一种基于FPGA的Huffman编码.仿真结果表明该编码方法的压缩率非常明显,一个128 bit的数据最终可压缩至29 bit,这样对于原数据的存贮及传输所要处理的数据量就减小了很多,提高了存储和传输的效率.

中断控制器a8259的子模块—中断请求寄存器的代码与仿真

基于中断控制器a8259的子模块—中断请求寄存器的工作原理编写了verilog HDL代码,给出了用modelsim5.7c软件仿真的波形,并对波形进行了分析,结果表明功能正确.该模块可移植性强,可以用在同类功能的其他系统中.