同步JK触发器门级建模仿真讨论

同步JK触发器是“数字电路与逻辑设计”课程中重要的一种触发器单元。针对教材等资料普遍采用分析结论进行行为级建模的仿真不能反映触发器真正功能这一问题,提出了改进的门级建模仿真方法,对两个与门的不同延时情况也进行了详细分析,指出了部分文献和教材中的错误。

构建基于Verilog模拟和仿真的计算机课程教学体系

针对计算机专业课程教学的特点和难点,将基于VerilogHDL模拟和仿真的教学手段引入到课程教学中,弥补了传统教学中的不足,提高了课程的教学效果和教学质量,丰富了教学手段。

基于虚拟可重构平台的时序电路演化设计

目前,电路进化设计是演化硬件研究的主要方向之一。而时序电路由于存在反馈环不便于进行电路描述和软件仿真。文中对时序电路的演化设计方法进行了改进,提出了专门针对时序电路演化的虚拟可重构平台,建立起电路编码与HDL代码的映射关系。应用TEXTIO和MATLAB来辅助仿真测试过程,使测试向量数量巨大、难以处理的问题得到很好地解决。最后调用ModelSim完成了FSM的演化实验。实验结果验证了基于此平台演化时序电路的可行性和有效性。

虚拟逻辑分析仪控制电路的设计与实现

介绍一种基于虚拟仪器技术的逻辑分析仪控制电路的设计和 Verilog HDL 的实现方 法。概述虚拟逻辑分析仪的系统总体结构和工作原理，详述控制电路的设计和部分功能模块，给 出时钟选择、触发识别与存储控制的 Verilog HDL 的设计代码，并给出了顶层模块仿真图。