高HDLC水平与冠状动脉粥样硬化性心脏病的关系

目的分析高高密度脂蛋白胆固醇(HDLC)水平对冠状动脉粥样硬化性心脏病(CHD)的影响。方法选取住院患者1987例,将确诊的CHD患者1559例作为CHD组,非CHD 428例为对照组。根据HDLC水平分为低HDLC组、正常HDLC组、高HDLC组、极高HDLC组。比较不同HDLC组间一般临床资料。采用Logistic回归模型分析CHD发生的危险因素及冠状动脉病变程度的危险因素。结果与正常HDLC组比较,低HDLC组总胆固醇(TC)降低,吸烟史、甘油三酯升高(P<0.05);高HDLC组、极高HDLC组体质指数和吸烟史占比降低(P<0.05);高HDLC组糖尿病占比降低(P<0.05);极高HDLC组TC升高(P<0.05)。肌酐随着HDLC升高呈降低趋势(P<0.05)。男性、女性CHD组低HDLC占比明显高于对照组,女性CHD组极高HDLC占比低于对照组(P<0.05)。与正常HDLC组比较,低HDLC组CHD发生率、冠状动脉病变程度>50%占比升高,而极高HDLC组则均降低(P<0.05)。与稳定型CHD比较,低HDLC水平组不稳定型心绞痛和急性心肌梗死占比升高(P<0.05)。Logsitic回归分析结果显示,低HDLC组CHD风险增加,而极高组CHD及严重冠状动脉病变发生的风险降低。结论极高HDLC对CHD和冠状动脉粥样硬化具有保护作用,并存在性别差异。

基于ZYNQ的HDLC与同步半双工RS485的实现

为了实现飞行管理模块与舵机、助推器等之间的高速串行通信,设计了基于全可编程片上系统(ZYNQ)的高级数据链路控制(HDLC)协议控制器。ZYNQ内部可编程逻辑(PL)与处理器系统(PS)之间通过高级可扩展接口(AXI)总线进行数据交互,采用双先入先出队列(FIFO)进行数据缓存;PL使用Verilog语言开发了HDLC通讯协议的控制时序,PS完成循环冗余检验(CRC);开发了以ZYNQ为核心的同步半双工RS485总线接口原理图和印制电路板。实际应用效果表明:系统的通信速率可以达到4Mbit/s,工作稳定可靠,没有误码、丢帧等现象。

HDLC协议原理及FPGA实现研究

高级数据链路控制(HDLC)协议是在数字通信领域中广泛应用的协议之一,用以在远程用户之间实现资源共享和信息交互。HDLC协议是一种面向比特流的数据链路层协议,其特点有高效性、可靠的透明传输以及强大的差错检测功能。文章介绍了HDLC协议的帧结构,并研究了HDLC协议在发送端如何组帧以及接收端实现解帧的过程,提出一种利用FPGA编程实现HDLC协议的硬件处理方法,将编写的代码下载到Xilinx FPGA芯片中并测试通过,证实了HDLC协议利用FPGA实现的可行性。与HDLC专用芯片相比,该方法可靠性高、灵活性好以及实现简单,具有良好的应用前景。

HDLC/UART通信网关的设计

为了实时监控地铁设备的工作状态,设计了HDLC/UART通信网关,并通过UART接口与监控系统相连。监控系统通过通信网关与设备进行通信,并以可视化的方式实时显示出设备的工作状态。该文分析了HDLC协议的帧结构和特点,设计了以STC89C52单片机为核心的硬件电路,完成了软件编程,并为监控系统编写了上位机程序。在地铁上验证设计的通信网关运行可靠。

高效类HDLC异步串行通信协议的实现

提出一种高效、面向字节传送的类似HDLC通信协议的异步串行通信协议AHDLC及其算法的实现,分析了AHDLC协议的变换效率.该协议算法简单、变换效率高,比用ASC 码方式传送效率提高48.7%,该协议适用于维护终端及监控终端等需要自己定义通信协议的场合.

故障安全消息传输系统的HDLC规程子集选择

介绍了ＨＤＬＣ规程类别，描述了如何根据数据链路层服务质量要求及物理层通信结构参数。

基于FPGA的HDLC协议控制器

为了实现军航管制系统中雷达数据的可靠传输,根据HDLC协议的帧结构和循环冗余校验(CRC)原理,提出了一种新型的基于并行机制的HDLC协议控制器,讨论采用FPGA新技术实现HDLC协议帧的构成、解析模块及其内部的CRC码生成、检验模块的方法。在FPGA内部采用硬件描述语言(HDL)并行设计多通道的高级数据链路控制(HDLC)协议控制器,该协议控制器有效利用FPGA的片内硬件资源,实现了并行解析和生成多通道的HDLC协议报文,提高了数据通信系统中的多通道扩展性、实时性和稳定性。

基于PCI总线的HDLC通信卡的设计与实现

一种基于PCI9054和FPGA的HDLC通信卡设计方案和功能实现。介绍了该HDLC通信板卡的设计思路和系统组成、PCI总线设计的关键技术和FPGA的选型、简化HDLC协议的FPGA实现及接口控制逻辑,给出了该HDLC通信卡数据收发的时序图。

基于FPGA的HDLC协议实现

为了实现高速串行通讯,设计了基于FPGA的RS485总线的通讯接口,FPGA与DSP之间采用双FIFO进行数据缓存,并且通过DSP总线与DSP进行数据交换;开发了以FPGA和DSP为核心的原理图与印制电路板,使用VHDL语言开发了HDLC通讯协议的控制时序。实验结果表明:系统的持续存储速度可以达到1Mbit/s,工作稳定可靠,没有丢帧、串帧等丢失数据现象。

急性冠状动脉综合征患者non-HDLC/HDLC比值与颈动脉斑块的关系

目的探讨急性冠状动脉综合征（ACS）患者non-HDLC/HDLC比值与颈动脉斑块之间的关系。方法选择95例ACS患者、30例稳定型心绞痛（SAP）患者及49例无冠心病者,按照颈动脉超声检查结果将颈动脉斑块分为软斑块、纤维斑块和钙化斑块三种类型。酶法测定血清低密度脂蛋白胆固醇（LDLC）、甘油三酯（TG）、总胆固醇（TC）、高密度脂蛋白胆固醇（HDLC）水平,并计算non-HDLC/HDLC比值。结果与无冠心病组和SAP组比较,ACS组non-HDLC/HDLC比值升高（P〈0.05或P〈0.01）;与无冠心病组比较,ACS组HDLC水平降低（P〈0.05）;与SAP组比较,ACS组non-HDLC水平升高（P〈0.05）。与无冠心病组比较,ACS组颈动脉斑块发生率升高（P〈0.001）;与无冠心病组和SAP组比较,ACS组软斑块发生率升高,纤维斑块发生率降低（P〈0.05或P〈0.01）。ACS患者钙化斑块组、纤维斑块组和软斑块组non-HDLC水平、non-HDLC/HDLC比值依次升高,且钙化斑块组与软斑块组间non-HDLC水平、non-HDLC/HDLC比较差异显著（P〈0.05或P〈0.01）。non-HDLC水平、non-HDLC/HDLC比值对ACS患者颈动脉软斑块诊断的ROC曲线下面积分别为0.722±0.060（95%CI为0.604~0.841,P〈0.01）、0.669±0.062（95%CI为0.548~0.790,P〈0.01）。结论 non-HDLC/HDLC比值升高是ACS患者发生软斑块的危险因素。non-HDLC/HDLC比值可作为ACS患者颈动脉软斑块的预测指标。

基于DSP和FPGA的HDLC协议通讯电路设计

为了实现高速HDLC通讯协议,设计了DSP+FPGA结构的485通讯接口,接口包括DSP、FPGA、485转换等硬件电路,以及DSP与FPGA之间的数据交换程序和FPGA内部状态机;其中DSP用于实现数据控制,FPGA用于实现HDLC通讯协议,DSP与FPGA之间采用XINTF方式,通过双FIFO缓存进行数据交换。通过PCI接口连接PC机对系统进行测试,测试结果表明,系统通讯速度为1Mbps,并且工作稳定。

一种新型的128路多通道HDLC引擎设计

文章讨论了在SoC通讯处理器芯片中的多通道通讯引擎的结构。该通讯处理器中包括了能处理不同通讯协议的微引擎,多通道微引擎是其中的一个,其实现采用了新的体系结构,4个32路通道独立运作,可支持多种工作模式,全部复用可以处理高达128路通道。每个32路通道内部采用了可重用的结构,分为协议处理为主的位处理器和数据处理为主的字节处理器两大部分。该设计通过了FPGA验证。

HDLC协议一致性测试系统的研究

HDLC协议一致性测试是保证不同厂家生产的HDLC通信设备之间实现互联、互通和互操作的前提;在对协议一致性测试基本工作原理进行简要分析的基础上,提出了HDLC协议一致性测试的基本方法以及测试过程中基于FSM模型的数据收发处理机制;并在实验室环境下构建了一致性测试硬件平台,设计了测试准备、测试执行和测试评估相关环节所涉及的基本软件功能模块,完成了HDLC协议一致性测试的基本功能;实际运行和测试结果表明,所设计的测试系统达到了预期结果;目前,该系统已成功应用于高速动车组上的通信测试,测试案例可以根据实际需求进行添加、删除和修改,提高了一致性测试的灵活性和完备性。

HDLC通讯协议中CRC的应用

为了简单灵活地使用HDLC协议,介绍了HDLC协议标准和CRC校验标准。提出了使用硬件描述语言实现HDLC协议的方法,并且阐述了CRC校验的实现过程,给出了使用ModelSim SE PLUS 6.2b环境下的仿真波形。下载到FPGA中进行测试,测试结果证实了使用VHDL实现HDLC协议的可行性,该设计简单、结果正确可靠,具有一定的使用价值。

基于FPGA的HDLC协议的设计与实现

高级数据链路控制(HDLC)协议是数字通信中的重要协议之一。通过分析当前实现HDLC协议的一般方法,指出其存在的一些弊端,提出了一种利用FPGA编程实现HDLC协议的硬件处理方法,并对FPGA如何实现HDLC协议的帧序列校验——循环冗余校验(CRC)进行了阐述。模块下载到硬件中测试通过,证实了FPGA实现HDLC协议的可行性,模块编程简单且易于修改使其在应用中具有很大的优越性。

基于HDLC协议的图像实时压缩传输技术研究

针对航天某领域视频监测需求,解决在图像传输过程中误码率较高,传输链路可靠性较低的问题,提出了一种基于HDLC协议的图像实时压缩传输系统;在给出系统体系结构的基础上,对视频压缩算法、码流控制和环形缓冲区算法进行了研究分析,介绍了图像实时压缩传输技术的设计和软件实现方法,采用多线程技术设计了两种视频监测模式,采取编码器结构优化和压缩算法优化等技术途径,保证图像压缩的实时性和正确性,实现了多路视频的单路切换和多路并行两种模式下的视频监测技术;该系统保证了码流的平稳发送并按照HDLC协议传输至测试台控制单元中,连续运行5小时内无图像丢帧,并能够准确地表达剧烈突变的运动,性能可靠,在应用中取得了良好的效益。

基于FPGA的HDLC设计实现

根据某雷达的实际要求在FPGA中设计了HDLC协议处理器,并详述了该协议器的设计构想及具体功能模块的实现。该设计采用分块处理的方法使设计简单灵活,适合于系统移植和借用。试验结果证明设计可行有效,可以满足系统要求。同时对主要功能模块进行了仿真和测试,提供了关键结点仿真波形图及部分原代码。

低功耗RS-485总线HDLC控制器的ASIC设计

文章给出了基于RS-485总线专用HDLC控制器的ASIC设计。此设计采用CMOS工艺。该芯片为电池供电系统中的专用电路,因此,低功耗是设计中一个主要考虑的因素。设计采用了时钟悬挂技术和处理单元共享,以减小芯片面积,减少动态功耗,显示出ASIC在工程设计中的优越性。

一种HDLC协议多通道通信卡的设计与实现

为满足实际工作需要,设计实现了一款基于PCI总线并符合HDLC协议规范的多通道通信卡。首先,介绍了该通信卡的设计思路和系统组成;其次,叙述了、PCI总线接口设计的关键技术和简化HDLC协议的FPGA硬件开发;最后,给出了该通信卡的地址空间分配以及底层驱动程序设计方法和该通信卡在通信状态下的数据收发时序图。结果表明,该通信卡符合简化的HDLC协议规范,满足功能要求。

HDLC协议的FPGA实现方法

基于机载嵌入式环境的高可靠性需要,提出了一种在FPGA中实现HDLC协议的方法,详细说明了HDLC协议发送和接收的实现过程,并进行了仿真验证。与专用ASIC芯片比较,方法具有可靠性高、实现简单以及灵活性好的优点,实践表明具有良好的应用前景。