基于ATE的高速DAC射频参数SFDR测试技术优化

利用集成电路自动测试设备(ATE)测试高速DAC射频参数时,由于ATE测试板PCB走线较长、损耗较大以及机台提供的信号抖动比实装大等原因,导致ATE上高速DAC射频参数测试指标低于实装测试值。为此,文中介绍DAC电路的工作原理和测试方法;其次为解决上述问题,对测试码的生成以及PCB的布局等进行一系列改进,并将改进前后的测试值与典型值进行对比。结果表明,改进措施成效显著,大大优化了高速DAC射频参数的测试指标,使得SFDR等高频DAC动态类参数指标接近或达到实装测试值。

吉赫兹DAC测试电路的设计与实现

设计并实现了应用于2.8 G高速DAC芯片的内部测试电路,该电路输出两路线性斜坡信号作为DAC模块的输入数据,DAC模块将其合成为一路线性斜坡信号输出。通过设计实验和多种设计方案优缺点比较,该测试电路最终采用两路并行累加器架构,克服了传统累加器结构无法用于高速电路的固有缺陷。在65 nm工艺下,基于此测试电路设计了测试芯片并进行了流片验证。测试结果表明:测试芯片整体可达到2.8 G SPS的测试速度,实现了对吉赫兹DAC全扫描测试的设计目标。

高速DAC在数据广播分发设备中的应用

数据广播分发系统能够将卫星有效数据广播分发给地面接收设备,实现卫星覆盖范围内所有用户终端数据传输。目前常用数据广播分发设备采用传统应答机设计思路,信息处理流程为先低中频调制再进行上变频滤波及放大后输出,产品功耗和体积较大,不能满足卫星小型化和轻量化需求。采用基于高速DAC平台的数据广播设备利用软件无线电的思想,可实现S波段直接扩频调制和输出,取消传统设备的上变频处理,从而更加方便实现产品的小型化和轻量化。

一种多米诺逻辑电路抗辐照加固方法

设计了一种用于电流舵DAC电流开关的高速编码逻辑电路.为了实现高运算速率,该电路采用多米诺结构;为了增强抗辐照能力,采用电阻电容双互锁结构进行加固。通过远程测试平台进行抗单粒子效应实测,普通电路在LET值为37.2 MeV·cm/mg条件下,在离子总注量累积4.3×10^(6)ions/cm^(2)时,软错误次数便达到100次;而加固后的电路在同样的LET值下,离子总注量累积到10^(7)ions/cm^(2)时,软错误次数仅为24次,抗SET及SEU能.力大大加强.