基于IBIS模型的高速数字I/O缓冲器的瞬态行为建模

引入了一种基于最新版本的 IBIS模型给出的信息构造高速数字 I/O缓冲器的瞬态行为模型的方法 .阐述了从 IBIS建模数据中得到这种瞬时状态转换行为模型的推导过程 ,同时获得了建模所需要的充分条件 .与相应的晶体管级模型相比 ,该方法在获得了更高仿真精度的同时 ,提高了具有大量同步开关器件芯片互连的仿真速度 .最后 ,为了验证模型的有效性 ,给出了该模型和晶体管级模型 (SPICE模型 )

高速数字I/O缓冲器瞬态行为建模及其在同步开关噪声分析中的应用

本文阐述了从最新版本的IBIS(I/OBufferInformationSpecification)建模数据中构造高速数字I/O缓冲器的瞬态行为模型的推导过程 ,获得了建模所需要的充分条件 .与相应的晶体管级模型 (SPICE模型 )相比 ,该方法在获得了更高仿真精度的同时 ,提高了具有大量同步开关器件芯片互连的仿真速度 .采用这些模型有效地分析了多芯片互连非线性电路中的同步开关噪声 。

建立高速数字I/O缓冲器宏模型的模糊逻辑方法

如何构造精确有效的数字电路I/O缓冲器宏模型用于系统级的仿真,是高速电路信号完整性分析中的重要问题。本文提出了一种基于模糊逻辑,对数字电路的I/O缓冲器瞬态行为建模的方法。采用一阶Sugeno模糊系统,用平均分割法生成初始模型,再通过BP-最小二乘混合学习算法消除误差。模型可综合成SPICE环境下的子电路,应用十分方便。计算实例表明方法是有效的。

稳定占空比高速SSTL_2 I/O缓冲器的实现

应对时钟上升沿和下降沿均采集数据的芯片间高速接口,提出了一种输出占空比在50%左右、偏差范围±5%的支持SSTL_2标准的I/O缓冲器。利用互补有源电流镜差动对,实现在不同温度和工艺角下输出信号稳定的占空比偏差范围的输入接收器。为了验证电路实际工作性能,测试芯片在SMIC 0.18μm 1P6M混合信号工艺下流片。测试结果显示,333 MHz时,输出占空比为47%;200 MHz时,输出占空比为48%;与已报道的支持SSTL_2标准的接收器相比,工作在333 MHz时,输出占空比仍保持在45%到55%间,偏差范围减小约72%。

32位数字信号控制器电磁敏感度分析

研究了传导电磁干扰下,数字信号控制器的电磁抗扰性能预测与分析。针对一种典型32位数字信号控制器,设计了基于直接功率注入法的敏感度测试平台,测试得到了敏感度阈值;并通过S参数测量、输入输出缓冲器信息规范(IBIS)参数提取,建立了集总参数的电磁敏感度仿真预测模型。模型仿真结果与测试结果在10 MHz到1GHz内具有较好的一致性。

混合信号HDL促使IBIS走向综合化

I/O缓冲器信息规范或称IBIS,由于有效地满足了PCB设计师的分析验证需求而得到广泛认同。IBIS标准随着缓冲器技术的日益进步而得到不断完善。但要适应当今高速缓冲器设计的复杂性要求,则需要从技术上开始考虑IBIS与混合信号HDL及Spice的配合使用。

爱特梅尔基于ARM Cortex-M3微控制器嵌入信号完整性解决方案

由于低功耗领域（手持式或工业应用）的消费者要求产品在更小的PCB尺寸上提供更高的性能，故工程师必须提高这些应用产品的电路密度，经常需要设计带有公用电源轨的数字、模拟和传感器电路，以节省空间，并满足EMI要求。为了实现一个能够符合这些限制条件的可行应用，工程师必须考虑到公用电源的噪声、数字信号失真源、更低的电磁辐射等各种属于信号完整性领域的常见问题。