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基于3D-Mesh互连网络的粗粒度逻辑阵列研究
1
作者
赵宗国
李伟
+1 位作者
戴紫彬
耿九光
《电子技术应用》
北大核心
2016年第5期27-31,共5页
提出了一种3D-Mesh拓扑互连网络结构,其支持动态可重构配置,数据路径位宽为32 bit。基于该3D-Mesh拓扑互连网络结构,设计了一种拥有48个RPE(Reconfigurable Process Element)和16个RSE(Reconfigurable Storage Element)的异构粗粒度逻...
提出了一种3D-Mesh拓扑互连网络结构,其支持动态可重构配置,数据路径位宽为32 bit。基于该3D-Mesh拓扑互连网络结构,设计了一种拥有48个RPE(Reconfigurable Process Element)和16个RSE(Reconfigurable Storage Element)的异构粗粒度逻辑阵列(Isomerism Coarse-Grained Reconfigurable Array,ICGRA)。基于COMS 55 nm工艺库进行后端设计,ICGRA总面积为28.52 mm2。同时在300 MHz系统时钟、1.08 V Vcc电压、室温条件下系统总功耗为2.88 W。其中3D-Mesh拓扑互连网络面积占系统总面积的3.8%,功耗占系统总功耗的7%。与相关设计对比,该结构动态重构速率提高2倍~60倍。且采用该3D-Mesh拓扑网络之后,运算单元利用率也大幅度提高。
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关键词
粗粒度逻辑阵列
片上网络
3D-Mesh
可重构
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职称材料
题名
基于3D-Mesh互连网络的粗粒度逻辑阵列研究
1
作者
赵宗国
李伟
戴紫彬
耿九光
机构
解放军信息工程大学
复旦大学专用集成电路与系统国家重点实验室
[
出处
《电子技术应用》
北大核心
2016年第5期27-31,共5页
基金
国家自然科学基金(61404175)
文摘
提出了一种3D-Mesh拓扑互连网络结构,其支持动态可重构配置,数据路径位宽为32 bit。基于该3D-Mesh拓扑互连网络结构,设计了一种拥有48个RPE(Reconfigurable Process Element)和16个RSE(Reconfigurable Storage Element)的异构粗粒度逻辑阵列(Isomerism Coarse-Grained Reconfigurable Array,ICGRA)。基于COMS 55 nm工艺库进行后端设计,ICGRA总面积为28.52 mm2。同时在300 MHz系统时钟、1.08 V Vcc电压、室温条件下系统总功耗为2.88 W。其中3D-Mesh拓扑互连网络面积占系统总面积的3.8%,功耗占系统总功耗的7%。与相关设计对比,该结构动态重构速率提高2倍~60倍。且采用该3D-Mesh拓扑网络之后,运算单元利用率也大幅度提高。
关键词
粗粒度逻辑阵列
片上网络
3D-Mesh
可重构
Keywords
icgra
network on chip
3D-Mesh
reconfigurable
分类号
TP309.7 [自动化与计算机技术—计算机系统结构]
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作者
出处
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被引量
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1
基于3D-Mesh互连网络的粗粒度逻辑阵列研究
赵宗国
李伟
戴紫彬
耿九光
《电子技术应用》
北大核心
2016
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