基于IEEE 1500标准的IP核测试壳设计

随着集成电路规模的不断扩大,基于IP核复用的SOC设计技术被广泛应用,但是由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难。IEEE1500标准设立的目标是标准化IP核提供商与用户之间的测试接口,简化核测试信息的复用。本文在研究IEEE1500标准的硬件结构基础上,讨论了1500的测试指令集,然后以基准电路集ISCAS89中的s349时序电路为例,对其进行全扫描设计之后,详细说明了基于IEEE1500标准的IP核测试壳各部分的设计过程,最后通过仿真实验,验证了在不同测试指令和故障模式下,测试壳的有效性。

基于IEEE 1500的数字SOC测试系统的设计与实现

IEEE 1500为核供应者与核应用者提供接口,可有效实现测试电路复用。简要分析IEEE 1500标准,包括核测试壳Wrapper及核测试语言(CTL)两者的结构和特点;论述基于IEEE 1500的数字SOC测试系统的总体设计目标,设计了测试系统的软硬件体系结构,并构建了测试系统;通过DEMO电路测试验证,系统可正确实现扫描链完备性测试、核功能内测试及核互连测试,表明系统工作稳定,通用性强。

基于IEEE 1500标准的IP核测试壳的设计与验证

IEEE 1500标准对测试壳行为和芯核测试语言进行规定,可有效解决嵌入式IP核测试复用的问题.研究了IEEE 1500标准的测试机制,以ISCAS’89Benchmark S349电路为例,详细设计了符合IEEE 1500标准的测试壳,并对测试壳的全部测试模式进行验证.结果表明,测试壳电路在所有指令下正确有效.实现了测试壳自动生成工具,经Benchmark电路验证,工具能正确生成符合IEEE 1500标准的测试壳电路.

基于IEEE 1500标准的嵌入式存储器测试壳的研究

超大规模集成电路和超深亚微米技术的快速发展,促使了系统芯片(System on Chip,SoC)的产生,同时在SoC中也集成了越来越多的嵌入式存储器,因此嵌入式存储器对SoC芯片的整体性能有非常重要的影响;文章针对SoC中的嵌入式存储器的可测试性设计展开研究;文章基于IEEE 1500标准针对DRAM和SRAM设计了具有兼容性的存储器的测试壳结构,并结合BIST控制器,在Quar-tusⅡ平台上,采用硬件描述语言对测试壳在不同测试指令下的有效性和灵活性进行验证,结果表明文章所设计的测试壳结构达到了预期的要求。

基于IEEE 1500标准的模拟核外壳的设计

在系统芯片SoC测试中,模拟核的可靠性测试是现在亟待解决的一个重要问题;针对此问题,主要对Wrapper测试壳结构进行设计,在此标准的基础上增加了AD和DA的转换器,既保留了原来应有的测试标准和方法,同时增加了用数字信号来测试模拟信号的方法;通过用Quartus II软件和PSpice软件的联合仿真下,证明了基于1500标准的外壳设计可以对模拟核进行测试。

基于IEEE 1500的嵌入式芯核外壳测试封装设计

由于IP芯核被嵌入到片上系统(SoC)后,无法直接对其输入输出引脚进行测试,传统的测试方法已不能满足IP核的测试需求。在对IEEE 1500标准进行相关研究的基础上,分析了测试架构的结构功能及其相应的操作指令,对ITC’02基准测试电路中的h953芯片进行了外壳测试封装设计,并通过多种指令仿真验证了设计的正确性。

基于IEEE 1500标准的IP核内建自测试设计

针对内建自测试(BIST)技术在SoC测试上的应用问题,提出了一种在IEEE 1500标准下对IP核的BIST设计方法。该方法根据IEEE 1500标准的测试结构和规范研究讨论了测试壳的各个组成单元,实现了测试壳在各种工作模式下的指令操作,并结合BIST的工作原理设计了测试控制器的结构和工作流程。最终以8位超进位加法器为例,在Quartus II环境下对整个测试系统进行了功能验证。验证结果表明,IEEE 1500测试壳可在BIST控制器作用下正确完成指令和数据传输,本设计对IP核的测试功能有效可行。

ALTECC_DECODERIP核的IEEE 1500 Wrapper设计

IP核的广泛应用提高了电路集成的效率。由于众多功能各异的IP核集成在电路中,完善的测试机制是确保其正常工作的前提。因此,如何对IP核进行测试成为复用IP核技术必须解决的问题。IEEE Std 1500提供了IP核的测试实现机制,文中基于IEEE 1500研究如何实现IP核的Wrapper设计,实验以Hamming码译码IP核ALTECC_DECODER为测试对象,验证了IEEE 1500 Wrapper可有效地对IP核进行测试。

嵌入式芯核测试标准IEEE Std 1500综述

介绍了IEEE 1500标准制定的历程和背景、SoC测试面临的重大挑战及该标准所要解决的问题、IEEE 1500标准的基本结构和使用方法,最后对该标准的未来提出展望。

数字IP核的IEEE Std1500外壳架构设计研究

IP核可测试性架构的多样性、互不兼容性给SoC的测试带来不便,IEEE Std1500针对此问题提出了一种标准的、可配置的可测试性架构,如何设计实现这种架构便成为SoC测试研究的热点问题.基于IEEE Std1500,利用边界扫描技术,结合自行设计的IP核,本文给出标准化架构的设计过程,利用quartus ii平台仿真验证了多种测试指令下设计的有效性.提出的外壳并行配置设计打破传统串行测试的局限性,为实现SoC中IP核的并行测试、缩短测试时间提供新的思路.

基于IEEE Std 1500标准的SOC可测性设计研究

集成电路深亚微米制造技术和设计技术的迅速发展,使得基于IP核复用的SOC设计技术得到越来越广泛的应用,但由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难;IEEE为解决SOC的测试问题提出了嵌入式芯核测试标准IEEE Std 1500,致力于建立标准化的IP核供应商和用户之间的测试接口,简化核测试信息的复用;文章详细介绍了IEEE Std 1500标准的测试架构,使用方法和核测试描述语言CTL,同时给出标准中提出的SOC可测性设计方法。

基于IEEE Std1500的IP核并行测试控制架构设计

随着IEEE 1500标准的不断推广应用,兼容该标准的IP核也越来越多,具有IEEE 1500标准结构的IP核也被越来越多的应用到片上系统的设计中;由于IEEE 1500标准定义了外壳架构和测试访问机制,因此如何实现片上系统中IP核的外壳架构和测试访问机制的测试控制便成为研究的热点问题;文章在研究标准的基础上,基于外壳架构和CAS-BUS测试访问机制,提出IP核的并行测试控制架构,通过多IP核的仿真时序图分析,验证了测试控制架构的有效性;该架构能够实现多IP核的并行测试控制,节约了测试时间,提高了测试效率,为片上系统的测试控制提供一种新思路。

基于嵌入式芯核测试的IEEE std 1500标准

本文介绍了IEEEstd1500的标准、基本结构和使用方法,描述了如何将标准运用到具有知识产权的芯核所构成的片上系统中,通过计算机程序设计的手段实现SOC的设计验证,完成IEEEstd1500标准中特定芯壳封装下的SOC测试,加速测试生成和复用,并结合芯核测试语言CTL提供测试设计实例。

基于安全控制边界单元的IP核测试封装方法

为了解决测试信息传递的问题,IEEE组织推出了IEEE1500 IP(Intellectual Property)核测试封装标准以标准化IP核测试接口.然而该标准给出的典型测试封装存在由测试数据扫描移入造成的不安全隐患.本文提出了一种基于安全控制边界单元的IP核测试封装方法.这种方法的核心思想是在典型的测试封装边界单元的基础上添加一个CMOS(Complementary Metal Oxide Semiconductor)传输门,有效消除了测试过程中扫描移位对被测IP核电路的影响.实验结果表明,这种基于安全控制边界单元的测试封装能够在完成测试任务的同时,有效降低IP核输入端口的测试数据数据跳变次数,使IP核处于安全状态,还可以降低扫描移位过程中产生的动态测试功耗.

SoC的存储器Wrapper设计及故障测试

在系统芯片SoC测试中,存储器的可靠性测试是一项非常重要内容.IEEE Std 1500是专门针对嵌入式芯核测试所制定的国际标准,规范了IP核提供者和使用者之间的标准接口.基于此标准完成针对SoC存储器的Wrapper测试壳结构和控制器的设计.以32×8的SRAM为测试对象进行测试验证.结果表明,系统能够准确的诊断出存储器存在故障.

层次型结构片上网络测试方法研究

使用HDL硬件描述语言建模了在FPGA芯片中可综合实现的二维网状片上网络,在此基础上建立了片上网络测试平台。提出了一种新颖的基于全扫描和逻辑内建自测试的层次型结构片上网络测试方法,论述了层次型结构和非层次型结构SoC芯片测试方法的差异,给出了与IEEEStd.1500标准兼容的测试壳设计,测试响应特征分析使用空间和时间数据压缩技术。实验结果显示本文所提出测试方法能有效地减少测试时间和测试数据量,从而降低了整体测试成本。该方法适用于不同类型的片上网络。

基于外壳架构与测试访问机制的数字芯核可测试性设计

深亚徽米技术的应用以及芯核的嵌入性特点.使传统的测试方法不再能满足芯核测试的需要.IEEEStdl 500针对此问题提出了芯核的可测试性设计方案——外壳架构和测试访问机制.基于IEEE Stdl 500.以74373与741 38软梭为例,提出数字芯梭可测试性设计的方法,并通过多种指令仿真验证了设计的合理性;设计的TAM控制器复用JTAC-端口,节约了测试端口资源.提供了测试效率.

具备兼容性和层次性的SOC测试控制结构设计

IP核的集成问题是SOC设计的关键,测试集成更是无法回避的难题。因此,灵活高效的测试控制结构成为SOC可测性设计的重要研究内容。文章分析了IEEE Std 1149.1对传统IC芯片内部和外部测试的整体控制能力;剖析了IEEE Std 1500TM对嵌入式IP核测试所做规定的标准性和可配置性。在此基础上,提出了一种复用芯片级测试控制器的测试控制结构,该结构能兼容不同类型的IP核,并且有助于实现复杂SOC的层次性测试控制。

多时钟域并行测试控制器的设计

采用了IEEE1149中TAP控制器的概念与IEEE1500 wrapper的概念相结合,设计出一款基于IEEE1500测试标准同时兼容IEEE1149测试标准的测试控制器,并设计了满足不同时钟域同时并行配置通用寄存器的功能,可以节省多个时钟域串行配置寄存器的时间,提高了测试效率。结果中的verdi仿真图表明文章所设计的测试结构达到了预期。

SOC嵌入式数字IP核通用测试方法

本文基于IEEE标准设计了一种通用的、低成本的嵌入式IP核测试方法.该方法通过仅重新定义待测IP的端口数量和名称,即可完成各种数字IP核测试电路设计以及集成,该方法支持IEEE1500标准中的所定义的全部11条通用指令所对应的工作模式,以此来提供丰富的IP核测试控制以及观测模式;测试软件兼容符合IEEE1687的测试数据,可做到无需修改测试图形文件即可自动完成测试、提取诊断信息.为了验证本方法的有效性,我们在FPGA上实现并测试了多种异构IP核和大量的同构IP核,在整个测试过程中,该测试方法在保证支持国际主流测试标准、具有较高的测试自动化程度的同时,利用其通用性简化了数字IP核的测试集成和复用过程.