基于C++ Builder 6.0的IEEE 754中单精度浮点数转换实现

IEEE 754标准规定了可以精确表示某一浮点型数据的单精度(常用)和双精度表示方法,这在许多对数据精度要求较高的场合得到广泛应用,而在数据通信过程中所有数据都是以十六进制打包和解析、二进制形式传输的,所以研究如何根据该标准把所要传输的浮点型数据编程转换成8位十六进制数据具有重要的实用意义。这里在分析和研究IEEE 754标准中浮点型数据单精度表示方式的基础上,结合Borland C++Builder 6.0可视化编程工具,阐述了如何把单精度浮点型数据转换成所需要的8位十六进制数,以及如何把8位十六进制数转换成单精度浮点类型数据,并实现显示。

浮点数的教与学——IEEE754标准下对浮点数的探讨分析

浮点型数据在计算机系统中广泛应用,但其表示精度存在一定的限制,客观存在不能精确表示的现象。在教学工作中,关于IEEE754规格化浮点数有效位数的内容难以理解,导致学生对浮点数精度的学习存在困难。基于IEEE754标准,通过大量图表、实例,将浮点数的基本格式、数据范围、精度等问题具象阐释。对精度问题提出了两种理解方式:一是从数值分析的角度根据有效数字的严格定义来进行确定;二是从近似值能准确表示的十进制数的位数来确定。开发了一个可视化的教学辅助工具,能够直观展示浮点数的精度判断结果,对于教学工作具有实际应用价值。

IEEE754标准浮点测试向量的生成

介绍了在IEEE754标准的规定下生成用于浮点功能部件的测试向量的方法,讨论了测试向量在数据通路上的差错覆盖率,并给出了对该方法的一些改进措施。

基于IEEE-754变异型浮点数数制转换的程序设计

提出了二进制浮点数与十进制数之间相互转换的程序设计的一种新思路:不需复杂的算法或复杂的数学推导且可以推广应用到其它格式的浮点数数制转换程序的设计中.在智能化仪器仪表的程序设计中,非常具有推广应用价值.

基于IEEE 754的浮点数存储格式分析研究

浮点数的表示和存储直接影响计算机的结构和性能,IEEE754是浮点运算部件事实上的工业标准,是计算机上使用最为广泛的浮点标准。文章在阐述了浮点数的基本概念和IEEE754浮点数的表示形式及其格式的基础上,比较深入的比较、分析和研究了Intelx86和SPARC结构计算机上使用的三种IEEE浮点数的存储格式。

基于IEEE754标准的流量计表头设计

针对目前国内大多数流量变送器仅输出频率信号和模拟电压信号的现状,研制了一种基于Modbus协议支持远程实时监控的标准化表头。按照IEEE754单精度浮点数标准由RS485负逻辑电平差分信号组成全双工通信网络,数据链路层基于Modbus议将流量计表头所测数据传输至上位机。上位机监控系统采用亚控组态王软件编写,支持远程访问、数据超限报警、参数设定等功能。实验结果证明:此标准化流量计表头切实可行,调试结果满足精度要求,且输入电压范围宽、抗干扰能力强、通讯稳定可靠。

用于专用DSP处理器的高速低功耗的IEEE32位浮点加法器

本文我们描述了一个符合 IEEE75 4单精度浮点标准的加法器。这个浮点加法器的设计基于 TSMC2 .5 V0 .2 5 μm CMOS工艺。它将用于 2 0 0 MHz的专用 DSP处理器。为了在高速运算的同时降低功耗 ,本文在采用了并行运算提高速度的同时 ,通过控制逻辑模块关闭不必要的运算模块的操作来减小整个电路功耗。另外 ,在电路设计中大量使用传输管逻辑 ,提高速度并降低整个电路的面积和功耗。加法器的运算时间是 3 .986

Modbus-RTU协议的浮点数传输设计

为解决Modbus-RTU通信协议中保持寄存器不能直接传递高精度浮点数的问题,设计了一种共用体数据结构,定义联合变量,将浮点数和对应的存储数组共享同一内存空间,发送端用浮点数二进制码的方式传输浮点数,接收端再用浮点数的格式读取这4个字节内的数值,实现Modbus-RTU协议的浮点数传输设计。该方法经多次数据传输测试,可同时发送多个不同精度的浮点数,数据传输简单、高效。该方法可应用于需要采用Modbus-RTU协议进行多个浮点数数据传输且精度不同的通信系统中。

一个浮点数学函数库测试平台

数学函数库作为CPU软件的重要组成部分,对于高性能计算机平台上的科学计算、工程数值计算起着极为关键的作用.现有的测试工具只能片面地对函数库进行测试,没有从正确性、精度和函数性能这3方面加以考虑,而且往往只针对一类目标体系结构,适用性有限.针对现有测试工具的缺陷,提出了面向多目标体系结构、全面可复用的一体化测试平台BMltest(basic math library test).测试平台结合函数特征值、IEEE-754特殊数以及利用浮点数生成规则实现的全浮点域指数分布的IEEE-754规范数构造了测试集,有效提高了测试集浮点数的覆盖率;提出了基于多精度库MPFR(multiple-precision floating-point reliable library)的精度测试方法,提高了精度测试的可靠性;提出了基于代码隔离的性能测试方法,最大限度地降低了外部环境对性能测试的干扰.针对大量的浮点测试结果,给出了合理的结果评价方案.测试平台使用的测试集数据与函数做到了相关性的极大分离,保证了测试方法的普适性.通过对包括GNU,Open64及Mlib函数库内所有855个函数的测试结果表明:BMltest平台的测试数据集更全面、有效,精度测试方法更可靠;与其他测试平台相比,性能测试结果更准确、稳定.

基于IEEE-754标准和现场可编程门阵列技术的混沌产生器设计与实现

提出了基于IEEE-754标准的现场可编程门阵列(FPGA)通用混沌与超混沌信号产生器设计与硬件实现的一种新方法.首先,根据Euler算法,对连续混沌系统作离散化处理,便于FPGA等一类数字信号处理器件的实现.其次,基于IEEE-754标准和模块化设计理念,用硬件描述语言构建出浮点数的乘法运算、加法运算、符号函数运算、正负绝对值运算、初始值与迭代值选择等5个基本模块,并以此为基础,进一步在FPGA平台上产生包括网格状多涡卷蔡氏系统在内的多种不同类型的混沌与超混沌信号.最后,通过对语音芯片的配置,利用其立体声左右通道输出两路混沌信号,可在示波器上显示多种混沌与超混沌吸引子的相图.该方案的主要特点是通用性强.对IEEE-754标准的浮点数算法以及在FPGA平台上产生混沌与超混沌信号的原理进行了分析,给出了算法流程图、技术开发过程以及硬件设计与实现结果.

一个新的四翼超混沌系统及其FPGA实现

在一个三维混沌系统上,增加一个状态变量,构造了一个新的四翼超混沌系统.分析了系统的基本动力学行为,包括系统的相图、平衡点和Lyapunov指数谱.在IEEE-754标准下,利用FPGA对该超混沌系统进行了电路设计,硬件实验结果与数值仿真结果相一致,验证了该系统的可实现性.

基于FPGA的混沌信号发生器的设计与实现

提出了基于FPGA设计混沌信号发生器的改进方法。采用Euler算法将连续混沌系统转换为离散混沌系统;基于IEEE-754单精度浮点数标准和模块化设计理念,使用Quartus II软件,采用VHDL和原理图相结合的方式设计混沌信号发生器。最后,在FPGA实验系统上进行实验,在示波器上显示了混沌吸引子的相图及时域混沌信号。由于采用了基于数据选择器的面积优化方法,复用耗费逻辑资源较多的浮点运算模块,大大减少了混沌信号发生器所占用的FPGA逻辑资源。实验结果表明了该方法的有效性和通用性。

计算机浮点功能测试方法

浮点运算对衡量一台计算机的性能和可用性占着很大的比重,浮点功能测试是计算机功能测试的重要组成部分。在研究分析了IEEE754浮点标准相关内容和现有浮点测试包的基础上,提出了浮点测试技术的基本方法和策略。

改进的不恢复余数的浮点开方算法的研究与FPGA实现

对一种改进的不恢复余数的开方算法(non-restoring square-root algorithm)进行了讨论,并将其应用于基于IEEE 754标准的32位浮点格式的开方运算中,以一款FPGA为载体,实现了进行运算的基本电路。对目前存在的几种开方算法进行了评述,分析了他们的优缺点,提出了改进的不恢复余数开方算法模块化的设计思路与关键电路,并分析了仿真和逻辑综合的结果,证明了该算法运算速度较快且占用资源极少的特点。

32位浮点正余弦函数的FPGA实现

本文首先介绍了CORDIC算法原理和IEEE-754标准化结构,然后在传统CORDIC算法的基础之上,用Verilog HDL语言对CORDIC内核及前后处理单元进行了编程与设计,通过增加迭代次数,对参数进行了优化筛选,提高了运算精度,使设计出的软核能够在精度要求较高的场合中运行,输出数据经过IEEE-754标准化处理,能够直接兼容大多数处理器,扩展了其应用范围。最后在Quartus Ⅱ 5.1上进行了时序仿真,设计结果表明该算法在硬件上具有很大的优势。

X-DSP浮点乘法器的设计与实现

为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth2编码算法和4∶2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器。使用逻辑综合工具Design Compiler,采用第三方公司0.13μmCMOS工艺库,对所设计的乘法器进行了综合,其结果为工作频率500MHz,面积67529.36μm2,功耗22.3424mW。

单精度浮点数到十进制数转换的IP核设计

采用FPGA进行数字信号处理的系统,总是要频繁的进行IEEE 754浮点数到十进制码的转换。设计针对FPGA的特点提出了一种以简单的移位和加减操作为核心的转换算法,并用VHDL语言编写了状态机结构的IP核。在EP1C6Q240C8芯片上实现了732个逻辑单元的使用以及69.21 MHz最大运行速度。

捷联式导航计算机的最优NiosⅡ构建

从导航计算机实时性和时间可确定性的要求出发,结合niosⅡ的高度灵活性和可定制性的特点,设计了完全可控式双NiosⅡ处理器,实现了IEEE-754标准单浮点精度的cordic算法,并添加了硬件浮点运算的用户指令。最终的NiosⅡ系统非常适合捷联导航解算,是低成本、高性能的捷联式导航计算机的最佳选择。

同符号数相加“大数吃小数”的界限：理论分析

研究计算机内部二进制浮点数IEEE754存储规则及相加过程,给出数值计算中两同号规范化数相加发生"大数吃小数"现象的严格理论界限,为实际数值计算中避免此类现象提供理论依据,并利用所得理论对数值试验中的现象及结论进行解释.

基于RISC-V浮点指令集FPU的研究与设计

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求。将浮点处理器与一款开源处理器核蜂鸟E203集成,使用SMIC 0.18工艺库完成了逻辑综合,并在FPGA上对设计进行了测试。结果表明,该浮点处理器的逻辑门数仅为24200,吞吐量为150 MFLOPS,与已公开文献的设计方案相比,硬件面积分别减少7%、1.5%。综合运行频率可达100 MHz。