基于IEEE1149.1标准的边界扫描控制器的设计

为克服传统基于PC机的边界扫描测试系统所具有的独立性差、测试速度慢等缺点,从IEEE1149.1标准及边界扫描测试的功能需求入手,将边界扫描测试技术与SOPC技术相结合,提出了一种灵活、高效的嵌入式系统解决方案;该方案从IEEE标准及边界扫描测试的功能需求入手,设计了边界扫描测试系统的核心——边界扫描控制器,论文对该控制器的设计是采用自顶向下的模块化设计思想,VHDL语言描述实现;并将该控制器嵌入在具有Nios软核CPU的FPGA上,提高了系统设计的灵活性及边界扫描测试的速度;仿真结果表明该设计方案是正确可行的。

边界扫描结构和IEEE1149.1标准

介绍了边界扫描的基本结构、边界扫描测试操作流程、测试接口和IEEE 1149.1标准规定的数据寄存器和指令寄存器,以及IEEE 1149.1标准规定必须的3个指令.

基于IEEE Std 1149.1-2001标准的TAP控制器设计

在边界扫描协议的实现过程中,TAP控制器的地位比较突出,是非常重要的一块.本文从协议要求出发,使用Verilog-XL对TAP控制器进行逻辑仿真,并用Design Comp iler进行逻辑综合,得到了符合要求的电路.基于IP设计技术,给本电路增加了扫描链,可以作为一个IP软核应用于集成电路的可测试性设计.

边界扫描测试协议剖析——从1149.1到1149.6

本文对边界扫描协议IEEEStd 114 9.1- 1990到IEEEStd 114 9.6 - 2 0 0 3的多个协议进行了介绍和剖析 ,着重讨论了各个协议能够解决的问题以及解决问题的方法 ,各个协议的体系结构和指令特色 ,总结了边界扫描技术的最新进展 ,并对以后边界扫描的发展方向给出了预测。

IEEE1149.1标准的一些问题

本文讨论了IEEE1149.1标准的有关问题和某些问题的解决办法。促使该标准能广泛被接受并在工业中能推广使用。

IEEE 1149.1测试的扩充

本文讨论了专用边界扫描控制器在PCB板测试中的应用以及如何提高测试数据吞吐量的问题,讨论了专用边界扫描控制器结合传统的在线自动测试设备和飞线探测器在生产环境中的应用。

IEEE1149.1产生新标准

研制边界扫描原先是为了检验IC引线与PCB连接轨迹,现在它已被用于支持芯片调试、设备编程、混合信号测试和现场服务。

基于SOPC的边界扫描测试控制器IP核设计

在研究边界扫描数字电路测试技术标准IEEE1149.1的基础上,采用SOPC设计技术,用FPGA设计实现了一款基于Avalon总线的边界扫描测试总线控制IP核,与其它复用IP核可形成以NIOS Ⅱ处理器为核心的通用数字电路边界扫描测试控制器,该控制器产生符合IEEE1149.1标准的测试信号控制被测边界扫描系统,进行各种边界扫描测试;该IP核的成功设计,为基于边界扫描的电子系统机内自测试系统的实现,奠定了坚实的应用基础。

基于USB接口的边界扫描测试控制器设计

边界扫描测试技术是目前一种主流的可测性设计技术,它以特有的结构和检测方法克服了复杂数字电路板测试的技术障碍,能大大提高数字电路的可测试性;采用DSP和边界扫描总线控制芯片74LVT8980设计了边界扫描测试控制器,该控制器采用USB总线与计算机进行通信,实现USB通信协议与边界扫描总线协议的自动转换,测试数据能够自动加载、采集和诊断;实际测试表明这种方法具有方便、快捷、即插即用的特点。

边界扫描测试优化算法——极小权值-极大相异性算法

IEEE 1149.1边界扫描机制是一种新型的VLSI电路测试及可测试性设计方法 ,在边界扫描测试过程中 ,生成合理的测试向量集是有效应用边界扫描机制对电路系统进行测试的关键。在分析现有边界扫描测试生成算法的基础上 ,提出了一种极小权值 极大相异性算法。该算法可以在确定边界扫描测试向量集的紧凑性指标的前提下 ,生成故障诊断能力相当优化的测试向量集。仿真试验表明 ,该算法的性能优于现有的类似算法。

基于边界扫描技术的SOC数字电路可测性设计

随着SOC系统的快速发展,如何对其进行有效的测试与诊断是当前研究的热点问题。从SOC数字电路可测试性设计的角度出发,基于边界扫描技术,设计了具有边界扫描结构的IP核,并对相应的测试方法进行了研究。通过仿真及时序分析,验证了该设计方法的可行性,为SOC系统的测试提供了新的思路。

边界扫描测试的软件实现

随着芯片集成度和印刷电路板复杂度的不断提高,边界扫描测试技术在芯片故障检测中的应用越来越广泛。该文在分析IEEE JTAG标准和并口标准的基础上,设计开发了边界扫描测试软件。引入Access为后台数据库,实现了多种芯片的故障检测功能;介绍了边界扫描测试的基本原理和结构;讲述了BST软件设计中精确时钟控制、管脚查找、显示管脚波形等设计方法。以Altera的ep1c6q240器件为例,介绍了整个边界扫描测试过程。

基于边界扫描技术的数字系统测试研究

介绍了支持JTAG标准的IC芯片结构、边界扫描测试原理以及利用边界扫描技术控制IC芯片处于特定功能模式的方法。针对IC芯片某种特定的功能模式给出了设计思路和方法,并用两块xc9572pc84芯片互连的PCB板为例进行设计分析和实验实现。通过实验实现,体现了边界扫描技术易于电路系统调试和方便系统设计的特点,且设计的系统控制逻辑简单方便,易于实现。

基于JTAG的矢量生成型边界扫描架构设计与实现

在结合IEEE1149.1标准的基础上,利用半跳变(Half Transition,HT)模型的基本思想,提出新的HTF模型新的矢量施加方式,在此基础上构建了实现基于JTAG的矢量生成型边界扫描架构.该架构的设计思路为:在兼容1149.1的基础上,通过自定义SI测试指令,实现JTAG对信号完整性测试的支持,拓展了边界扫描的应用范围.

基于SOPC的高速边界扫描主控器设计

依据IEEE1149.1标准,采用SOPC技术设计了一款高速的边界扫描主控器;用户可对该主控器进行配置,输出测试所需的控制信号,输出的测试时钟TCK频率可达50MHz,大大提高了边界扫描测试效率;同时,开发的具有自主知识产权的边界扫描主控器IP核为SOPC系统可测性设计提供了一个很有实际价值的组件,无需专用边界扫描测试设备即可实现对系统的边界扫描测试功能;经时序仿真波形和数字示波器观测结果验证,该边界扫描主控器所产生的测试信号符合测试要求,设计正确合理。

基于PCI总线的超大规模集成电路边界扫描测试系统

采用现场可编程门阵列 (FPGA)和PCI 90 5 2目标接口芯片 ,实现了符合PCI总线规范和IEEE 114 9 1标准的超大规模集成电路边界扫描测试系统 ,具有对系统级、PCB级和芯片级集成电路进行边界扫描测试的功能 ,结构简单、速度快。

RISC CPU的边界扫描电路设计与实现

随着集成电路设计规模不断地扩大、复杂性不断地提高,芯核的可测性已成为设计中不可忽视的环节。边界扫描测试技术作为其中一种方法已被广泛地接受和使用。它能够有效地缩短测试施加时间,提高故障诊断率。本文讨论了边界扫描电路的基本结构和测试思想,设计并实现了RISC CPU中的边界扫描电路,电路结构采用Verilog HDL描述,最后使用Modelsim进行仿真并给出仿真结果。

边界扫描测试系统的设计与实现

为了解决复杂电路板的测试点少和测试覆盖率低以及传统的测试设备体积大、成本高等问题,IEEE1149.1标准被公布并发展出了边界扫描技术。本设计以边界扫描技术为基础,开发出由测试软件、测试控制器以及目标电路板组成的边界扫描测试系统,并通过对目标板的故障测试,验证了该系统满足完整性测试,互联测试的设计要求且对印刷电路板(PCB)和集成电路(IC)制造和使用过程中出现的桥接故障和呆滞故障有良好的故障诊断、定位功能。

从边界扫描技术协议讨论其发展与应用

边界扫描测试技术作为当前电子测试技术的热点,其应用与发展是令人瞩目的。本文通过对边界扫描技术一系列协议的简单介绍和剖析,讨论了边界扫描技术各个阶段的应用与发展情况,并对边界扫描技术未来的发展给出了一些预测。