浮点数的教与学——IEEE754标准下对浮点数的探讨分析

浮点型数据在计算机系统中广泛应用,但其表示精度存在一定的限制,客观存在不能精确表示的现象。在教学工作中,关于IEEE754规格化浮点数有效位数的内容难以理解,导致学生对浮点数精度的学习存在困难。基于IEEE754标准,通过大量图表、实例,将浮点数的基本格式、数据范围、精度等问题具象阐释。对精度问题提出了两种理解方式:一是从数值分析的角度根据有效数字的严格定义来进行确定;二是从近似值能准确表示的十进制数的位数来确定。开发了一个可视化的教学辅助工具,能够直观展示浮点数的精度判断结果,对于教学工作具有实际应用价值。

IEEE754标准浮点测试向量的生成

介绍了在IEEE754标准的规定下生成用于浮点功能部件的测试向量的方法,讨论了测试向量在数据通路上的差错覆盖率,并给出了对该方法的一些改进措施。

基于IEEE754标准的流量计表头设计

针对目前国内大多数流量变送器仅输出频率信号和模拟电压信号的现状,研制了一种基于Modbus协议支持远程实时监控的标准化表头。按照IEEE754单精度浮点数标准由RS485负逻辑电平差分信号组成全双工通信网络,数据链路层基于Modbus议将流量计表头所测数据传输至上位机。上位机监控系统采用亚控组态王软件编写,支持远程访问、数据超限报警、参数设定等功能。实验结果证明:此标准化流量计表头切实可行,调试结果满足精度要求,且输入电压范围宽、抗干扰能力强、通讯稳定可靠。

Modbus-RTU协议的浮点数传输设计

为解决Modbus-RTU通信协议中保持寄存器不能直接传递高精度浮点数的问题,设计了一种共用体数据结构,定义联合变量,将浮点数和对应的存储数组共享同一内存空间,发送端用浮点数二进制码的方式传输浮点数,接收端再用浮点数的格式读取这4个字节内的数值,实现Modbus-RTU协议的浮点数传输设计。该方法经多次数据传输测试,可同时发送多个不同精度的浮点数,数据传输简单、高效。该方法可应用于需要采用Modbus-RTU协议进行多个浮点数数据传输且精度不同的通信系统中。

计算机浮点功能测试方法

浮点运算对衡量一台计算机的性能和可用性占着很大的比重,浮点功能测试是计算机功能测试的重要组成部分。在研究分析了IEEE754浮点标准相关内容和现有浮点测试包的基础上,提出了浮点测试技术的基本方法和策略。

改进的不恢复余数的浮点开方算法的研究与FPGA实现

对一种改进的不恢复余数的开方算法(non-restoring square-root algorithm)进行了讨论,并将其应用于基于IEEE 754标准的32位浮点格式的开方运算中,以一款FPGA为载体,实现了进行运算的基本电路。对目前存在的几种开方算法进行了评述,分析了他们的优缺点,提出了改进的不恢复余数开方算法模块化的设计思路与关键电路,并分析了仿真和逻辑综合的结果,证明了该算法运算速度较快且占用资源极少的特点。

同符号数相加“大数吃小数”的界限：理论分析

研究计算机内部二进制浮点数IEEE754存储规则及相加过程,给出数值计算中两同号规范化数相加发生"大数吃小数"现象的严格理论界限,为实际数值计算中避免此类现象提供理论依据,并利用所得理论对数值试验中的现象及结论进行解释.

单精度浮点数到十进制数转换的IP核设计

采用FPGA进行数字信号处理的系统,总是要频繁的进行IEEE 754浮点数到十进制码的转换。设计针对FPGA的特点提出了一种以简单的移位和加减操作为核心的转换算法,并用VHDL语言编写了状态机结构的IP核。在EP1C6Q240C8芯片上实现了732个逻辑单元的使用以及69.21 MHz最大运行速度。

一种在FPGA上实现32位浮点正弦函数的运算

利用在FPGA上实现32位浮点加法、乘法运算模块,根据泰勒多项式进行VHDL程序的映射来逼近浮点正弦函数值,所有数据都是以IEEE—754 32位单精度标准来进行函数运算的.它能够兼容大多数的处理器,为在FPGA上实现含有正弦运算的混沌电路、滤波技术、语音图象处理等电路系统带来极大的方便.

基于FPGA双精度浮点运算器乘法模块的研究

该文主要研究基于FPGA双精度浮点运算器的乘法模块,该乘法模块被分解成更小的乘法模块,再把结果加在一起。双精度浮点乘法运算在Quartus II环境下做出仿真,并把所得到的符合IEEE754标准的结果运用C语言编写的程序进行验证。实验结果表明,双精度浮点乘法的程序是正确的。

浮点数用法分析

分析了IEEE754标准浮点数的存储格式、在数轴上的分布、最大值、最大间隔以及有效数字,总结了浮点数使用时的原则.

浮点加法器IP核的VHDL设计

浮点数加法运算是浮点运算中使用频率最高的运算。结合VHDL和FPGA可编程技术,完成具有5级流水线结构、符合IEEE 754浮点数标准、可参数化为单/双精度的浮点数加法器IP核的VHDL设计。

基于FPU的高速卡尔曼滤波器公式推导法硬件设计

基于卡尔曼滤波器的传统硬件实现方式,根据滤波模型和矩阵运算,将滤波公式进行推导和化简,然后利用"自底向上"的设计思路,设计滤波公式需要的底层FPU(float point unit),从而实现整个卡尔曼滤波系统。以这种方法设计的卡尔曼滤波器,不仅摆脱了传统实现方式对于平台的依赖性,增加了系统的可移植性和应用范围,并且滤波速度比传统矩阵运算法有明显提升。对于匀加速滤波模型,给出公式推导法和矩阵运算法的详细数据对比,采用该方法设计的卡尔曼滤波器,滤波精度保持原来的水平,滤波速度提升为传统矩阵运算法的2.1倍。

流处理器中支持非规格化浮点数的硬件实现

IEEE754标准规定了浮点非规格化数的处理,但这种数据类型计算非常复杂以至于很多设计采用软件而不是硬件的方式来处理非规格化数.软件方法会增加数据处理时间,在流处理器中,为了提高数据处理效率没有设置中断/自陷机制,不能采用软件方法来处理非规格化数据,为此,提出一种硬件识别和处理非规格化数的方法,在融合乘加部件架构基础上只增加少量额外的硬件代价,就可以对浮点非规格化数进行处理,这种方法大大提高了非规格化数据的处理速度.

基于FPGA的高速浮点加法器的实现

为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合仿真结果表明,系统的运行精度可以达到10-8数量级,同时该设计可参数化、可作为独立的子系统应用于其他数字信号处理领域。

快速浮点运算在FPGA中的实现

浮点计算是计算机计算中的一种重要计算方式,计算过程比较复杂,一般的软件在计算时有一定的速度缺陷。在IEEE754标准下通过FPGA器件对单精度浮点数的四则运算进行运算模块设计,利用FPGA的流水线工作特点,提高浮点计算速度,缩短产品开发周期,在浮点运算的规则下实现了FPGA器件上的单精度浮点数运算。

基于FPGA双精度浮点加减运算的验证

该文主要研究基于FPGA双精度浮点加减运算在Quartus II环境下,对仿真后所得到的结果如何进行验证实验表明,利用C语言编写程序可有效验证仿真结果。

编译优化对浮点运算正确性影响的分析研究

针对Microsoft Visual C++程序的浮点运算的正确性问题,进行了底层分析研究,给出了剖析结论:提出了编译优化影响浮点运算正确性问题的解决对策及其实现方法:同时提出了程序设计者为提高软件的可靠度,应特别关注会影响浮点运算正确性的几种情况。

单精度浮点运算单元的FPGA设计与实现

针对以前浮点运算依靠软件实现的弊端,提出采用自顶向下的设计方法,模块化的设计思想来实现FPU整个设计,这种设计方法增强了系统的可移植性及可改进性;系统在CycloneⅡEP2C35FC684C6的FPGA上综合实现,验证结果表明,在满足各项功能要求的前提下,其系统最高时钟频率可达到47.4MHZ,提高了浮点运算单元的处理速度。

嵌入式系统中48位高精度浮点类型的设计与实现

本文参考IEEE754标准,用无符号整型定义48位高精度浮点类型,详细给出了48位浮点类型与无符号32位整型相互转化及加减乘除的实现方法和流程图。算法已在ATMEL 89C55和PIC16F877中通过测试,并在基于SST9—三轴加速度传感器的控制处理中得到应用。