同符号数相加“大数吃小数”的界限：理论分析

研究计算机内部二进制浮点数IEEE754存储规则及相加过程,给出数值计算中两同号规范化数相加发生"大数吃小数"现象的严格理论界限,为实际数值计算中避免此类现象提供理论依据,并利用所得理论对数值试验中的现象及结论进行解释.

一种在FPGA上实现32位浮点正弦函数的运算

利用在FPGA上实现32位浮点加法、乘法运算模块,根据泰勒多项式进行VHDL程序的映射来逼近浮点正弦函数值,所有数据都是以IEEE—754 32位单精度标准来进行函数运算的.它能够兼容大多数的处理器,为在FPGA上实现含有正弦运算的混沌电路、滤波技术、语音图象处理等电路系统带来极大的方便.

二进制浮点数转十进制的快速方法

针对在已获得浮点数在内存中的二进制数据的条件下,如何获取浮点数的十进制数据的问题,通过设计一个共用体类型实现内存中浮点数的二进制形式转十进制的快速方法。该方法简单易行,能有效地解决浮点数二进制向十进制的转换遇到的问题。

单双精度浮点加法的可重构设计研究

为了节约资源,提高浮点加法运算的灵活性,提出一种支持一个双精度浮点加法和两个并行的单精度浮点加法的可重构加法器结构。该加法器结构遵循IEEE754标准,可以实现在双精度浮点加法和单精度浮点加法之间的功能切换,实现资源重用。通过大量的测试验证,该结构功能完全正确。通过资源共用,可以避免资源闲置,综合结果显示该设计在比双精度浮点加法器多用23.5%面积的前提下,可以并行实现两个单精度浮点加法,比实现相同功能的一个双精度浮点加法器和两个单精度浮点加法器共节省40%左右的面积。