基于FPGA的可配置IIC总线接口设计

针对传统IIC总线接口的FPGA设计可重用性不高的问题,提出了一种基于FPGA的可配置IIC总线接口设计方案。该方案采用同步有限状态机设计方法和硬件描述语言Verilog HDL,对IIC总线的数据传输时序进行模块化设计,采用Signal Tap II对设计模块进行仿真验证。实验结果表明,该设计接口作为一种主控制器接口,可实现与具有IIC总线接口的从机器件100 kbyte/s和400 kbyte/s的可靠数据传输。该方案具有可重用度高、可配置性强、控制灵活等优点,并已成功运用于工程实践中。

基于Open Vera的IIC总线接口功能验证平台的搭建

文章讨论了基于Open Vera的功能验证平台的搭建方法,重点研究了如何挖掘Open Vera所支持的各种新技术和新功能,并与传统验证方法所搭建的验证平台进行了性能比较;表明该硬件验证语言的优势,对验证IP(VIP:Verification IP)的编写有一定的借鉴意义。