基于数字延时锁相环的FPGA IO延时管理电路

本文提出了一种基于过采样量化器和换挡(Gear-Shift)控制机制的新颖的数字延时锁相环(DDLL),可以嵌入于FPGA芯片IO单元的延时管理系统,实现了IO单元数据通路延时的精确校正,分辨率达到78ps,可调节范围达4ns,满足FPGA芯片对高速串行接口协议复杂时序的兼容.DDLL使用独具特色的过采样量化器,仅使用1bit时间数字转换器(TDC)达到了98dB SNR,等效理论分辨率达16位,并引入了全新的Gear-Shift控制机制,对误差信息合理的加权实现快速精确的锁入,结合2阶巴特沃斯衰减的数字环路滤波器,实现全数字环路控制,较传统模拟延时锁相环,节省了芯片面积和功耗,同时对数字电路所产生的衬底噪声具有更好耐受.DDLL采用65nm数字工艺,嵌入复旦大学自主研发的FPGA芯片,经过后仿验证,锁定时间小于50cycles.

分布式存储取代集中式存储可行性分析

分布式存储在运营商多业务场景的使用过程中,在性能和软件成熟度两方面逐渐暴露出一系列问题。从性能、成熟度和成本3个维度,对分布式存储和集中式存储展开对比分析,深入探讨分布式存储和集中式存储的适用场景,并指出分布式存储的优化方向,为国内运营商云计算资源池中存储资源的规划设计提供有效建议。