面向IP核测试复用的测试环设计

提出了一种改进的测试环单元设计.它在传统的P1500测试环单元基础上添加一个多路器,实现了对测试环单元的功能数据路径测试,并解决了测试环扫描链在扫描移位过程中的安全移位问题,同时还可以降低扫描移位过程中产生的动态测试功耗;在分析了两种典型测试环P1500测试环以及飞利浦TestShell测试环的基础上,提出了一种三态测试环结构.该结构允许共用同一条测试总线的不同IP核直接连接到测试总线上.

可复用SVPWM IP核的设计与实现

为了提高全数字交流伺服系统中各个功能模块的可复用性,缩短开发周期,分析了可复用IP核的设计方法与准则,依据电压空间矢量脉宽调制原理,采用自顶向下的设计方法,给出了系数整定、扇区判断、时间计算与分配、数据锁存以及PWM生成等模块的设计方法,实现了一种采用FPGA和可复用知识产权核(IP Core)相结合的全数字化速度伺服系统。仿真结果表明,该系统能够在8μs内完成矢量控制算法,其电流环、速度环的采样频率可达到20kHz以上,具有响应快速,调速范围宽等优点,此IP核功能正确,可以作为一个独立的模块嵌入到全数字交流伺服系统中。

可复用ENC28J60控制IP核开发与验证

针对以太网控制器ENC28J60,开发了一款基于Avalon总线的专用控制IP(Intellectual Property)核。设计改变了传统使用SPI控制器加通用I/O口的控制方法,使得对ENC28J60的控制更加简便。IP核经过了充分验证,并在某动态称重数据采集系统应用中工作稳定,运行良好。该设计结构简单,使用方便,为SoPC(System on a Programmable Chip)开发提供了一个高效的以太网接口。

SoC中的IP核同步设计方法

基于对IP核复用的集成效率考虑,针对片上系统的设计特点构造了一种新型的IP核模型.该模型包括用于描述IP核的延迟信息的时序接口模块、多时钟域适应的再同步接口模块和IP功能描述模块.然后给出了该模型在片上系统中的集成方法.实际电路综合结果表明,和现有IP核集成相比,应用该模型进行片上系统集成,设计效率可以提高近30%,性能提高约15%.

IP复用的FSPLC微处理器SOC设计

设计了一种专用PLC微处理器SOC模块FSPLC,基于IP核复用方法和SOC技术复用第三方AVRAT90S1200IP核基础上集成了自行设计的LP、BP、MBI、CBI、BBI等模块,以AlteraNiosII开发板作为验证平台对实际的PLC应用程序做了可行性验证,FSPLC具有快速处理PLC梯形图程序、快速处理指令表语句中复杂的嵌套逻辑运算、PLC之间CAN总线通讯等优点。

基于AHB-Lite总线的祖冲之密码算法IP核研究

目前对祖冲之密码算法的研究大多集中在ZUC算法的优化以及硬件实现上,尚无基于标准总线并包含128-EEA3以及128-EIA3功能的可重用IP(Intellectual Property)核设计方面的研究.设计了基于AMBA AHB-Lite总线结构的祖冲之密码算法IP核,IP核同时包含了128-EEA3和128-EIA3的功能,并基于ARM Cortex-M0DS处理器搭建SOC(System on Chip)对设计进行了验证,最后在Xilinx Spartan6上对系统进行了实现.

超大规模IC时代:如何对IP数据进行高效管理与追踪?

IP核复用技术在SoC芯片设计中被广泛采用。先进工艺条件下,SoC系统级芯片设计规模越来越大,芯片上所集成的IP种类和数量也随之暴增。IP数据如何高效管理和追踪变得尤为重要。那么,什么时候需要对IP数据进行管理和追踪呢?

基于带宽匹配思想的SoC测试结构设计

IP(intellectual property)核复用的设计思想使得SoC(system-on-a-chip)成为当今集成电路设计的主流,但对其进行测试变得异常困难,这就是需要为SoC设计测试结构的主要原因。传统的测试结构功能是:根据自动测试设备(automatic test equip-ment,ATE)提供的某一频率,将测试数据通过测试结构依次施加到SoC内部的IP核,并获取测试响应传输到ATE中,以分析其功能正常与否。但是这种测试结构存在很多缺点,其中最主要的是未考虑测试设备提供的测试访问机制(test access mecha-nism,TAM)的宽度与SoC内各IP核的最佳测试带宽是否一致。对这一系列问题进行研究,提出一种基于带宽匹配思想的SoC测试结构设计方法,该方法主要通过一个带宽匹配转换模块,实现测试数据的宽度调整和施加频率的调整,在牺牲了芯片部分额外面积的前提下,很好地实现了测试带宽和测试频率的匹配,缩短了SoC的测试时间。最后将这种方法应用在ITC’02标准测试集上,实验结果验证了该方法的有效性。

基于多性能指标的SoC软硬件划分方法研究

针对存在多种因素影响嵌入式系统综合性能的实际情况,详细分析了影响嵌入式系统性能的各项性能指标,提出了一种基于多性能指标评价的软硬件协同划分思想。利用SoC可重用的特性,将IP核复用及软件架构重用引入到软硬件划分算法当中。通过功能模块层的抽象,将复杂的嵌入式系统构成映射到数学上的DAG(Direct Acyclic Graph)之上。提出了性能指标优先级的概念,并通过在算法中加入对给定的参数数据预先处理及引入运筹学中分支定界的思想,优化了算法的求解,加快了算法的收敛速度,较之单纯的整个空间的条件遍历更优。

SoC软硬件自动划分系统设计

设计了一种将IP核复用和多目标优化相结合的SoC软硬件自动划分系统,详细探讨了系统各个模块的功能,重点论述了系统实现的关键技术,包括基于遗传算法的软硬件划分方法和基于表调度的系统性能评估方法.实验结果表明,该系统满足了SoC软硬件协同设计中对软硬件自动划分的要求,为开发SoC系统级仿真验证平台奠定了基础.

用Verilog HDL进行FPGA设计的一些基本方法

随着FPGA技术和自动设计工具的进步,数字电子系统设计的方法正在发生变化。越来越多的工程师开始使用硬件描述语言和高级综合工具进行设计。VerilogHDL作为一种流行的硬件描述语言,在数字系统设计特别是FPGA设计中有着广泛的应用。本文主要介绍了用VerilogHDL进行FPGA设计和优化的一些实用方法,最后还介绍了IP核复用技术在FPGA设计中的应用。

SoC设计中的片上通信体系结构研究

以超深亚微米工艺和IP核复用技术为支撑的系统芯片(SoC)技术,是目前超大规模集成电路和嵌入式电子产品设计的主流。SoC中各IP核之间的片上通信体系结构是SoC设计关键技术之一,同时对SoC的性能起着至关重要的作用。提出一种SoC中的混合片上通信体系结构,该体系结构将传统的共享总线与片上网络相结合,既保留了片上共享总线面积小的优点,又具有片上网络的并行通信的优点。此外,该混合片上通信还可以扩展到二维网络。

一种面向嵌入式SoC设计的混合级硬/软件协同验证技术

SoC已经成为嵌入式系统必不可少的解决方案。验证如此复杂的嵌入式SoC是非常困难的,系统设计需要新的验证技术更快更好地完成系统功能验证任务。通过比较当前3种主要的嵌入式系统验证技术:软件仿真技术、硬件模拟技术、硬/软件协同验证仿真技术,介绍基于指令集仿真器和FPGA相结合的、面向IP核复用的混合级硬/软件协同验证环境,并提出混合级协同验证总线功能模块的构成。该技术不仅可以提高设计的可信性和验证速度,而且能够继承当前大多数硬件模拟验证方法。