一种16.9mW 10 bit 50 Msample/s流水线ADC IP核设计

设计了一个10位50Msample/s流水线ADCIP核。采用SMIC0.25μm1P5M数字CMOS工艺,通过使用运算放大器共享技术、电容逐级缩减技术和对单元电路的优化,使得整个IP核面积仅为0.24mm2。仿真结果表明,在50MHz采样率、输入信号为2.04MHz正弦信号情况下,该ADC模块具有8.9bit的有效分辨率,最大微分非线性为0.65LSB,最大积分非线性为1.25LSB,而整个模块的功耗仅为16.9mW。

一种基于嵌入式ADC应用的运算放大器IP核

介绍了一种适用于嵌入式模拟/数字转换器(ADC)应用的全差分低功耗性能可调运算放大器IP核。该运放芯核采用TSMC 0.25μm标准数字CMOS工艺设计。基于BSIM3V3 Spice模型,采用Hspice在2.5 V单电源电压下,分别对整个电路在几组不同的偏置条件下进行仿真,其中一组偏置在低频增益为74 dB,相位裕度为60°,单位增益带宽为107 MHz,摆率为210 V/μs时,整个电路的静态功耗仅为1.75 mW。

基于2D Mesh拓扑结构的NoC模拟器设计

片上网络模拟器的设计涉及到片上网络的拓扑结构、路由器结构、路由算法、性能分析等诸多方面。从NoC模拟器设计的角度,研究并讨论模拟器所采用的拓扑结构,路由器结构及数据包格式,介绍拓扑结构模拟、IP核模拟、路由模拟,并且用面向对象语言C++实现一个NoC模拟器系统。