基于紫光现场可编程门阵列的无操作系统LwIP高效移植

现场可编程门阵列(FPGA)得到广泛的应用,在当前的背景下,国产FPGA异军突起,有其重要的意义。为了提升国产FPGA的应用水平,其对典型应用的高效支持将显得尤其重要。以装载了国产FPGA的紫光同创的PGL22G-MBG324开发板为基础,基于PANGO-M1软核和定制逻辑来实现传输控制协议/网际协议(TCP/IP)千兆网接口通信系统,在硬件端设计出能灵活适应各种网络传输速率的媒体访问控制器(MAC)和实现与外部物理层(PHY)连接的高速网络接口,在软核端移植了轻量型网络协议(LwIP)协议栈,实现软核与个人计算机(PC)的高效通信。移植作品效果显示,国产FPGA在网络通信上具有高度适应性。

基于现场可编程门阵列的高速光纤通信的实现

介绍了一种在现场可编程门阵列(Field Programmable Gate Array,FPGA)平台上实现光纤通讯的方法.利用Xil-inx的EDK(Embedded Development Kit)开发包和Virtex-II Pro内部包含的Power PC硬核搭建起内部系统,然后利用Aurora IP核、高速串行收发器Rocket IO和SFP光模块实现高速串行光纤通信,并通过OPB-PCI桥实现系统和主机之间的数据传送.结果表明,这种实现方法简单、快捷、可靠,并且可以方便地实现数据的片上处理,具有很强的灵活性和可扩展能力,作为高速通信和数据处理的片上系统平台有良好的应用前景.

基于现场可编程门阵列同步心电心音采集系统的设计

背景:基于现场可编程门阵列的信号处理方法综合了软件算法和专用集成电路的优点,将逐步取代专用集成电路(ASIC)和单片机应用于数字信号处理领域。目的:介绍一种基于现场可编程门阵列的实时心电、心音同步采集系统设计,实现心电心音采集及其波形在LCD上实时显示,同时通过心音同步播放,提供一种观察心电心音和听诊相结合的诊断方式。方法:该系统采用内嵌软核的FPGA作为硬件系统的核心,应用硬件描述语言进行了结构化设计,完成对心电心音信号的实时采集、数据处理、数据传送和显示。结果与结论:与基于单片机的采集系统相比,不仅减少了外围电路复杂度,还提高了系统的集成度和性能。

16位中央处理器设计与现场可编程门阵列实现

为了自主开发中央处理器(Central Processing Unit,CPU),对16位CPU进行了研究,提出了以执行周期尽量最少的译码执行方式,采用Top-Down的方法进行设计,用硬件描述语言Verilog进行代码编写,并对编写的CPU代码进行仿真验证和现场可编程门阵列(Field Programmable Gate Array,FPGA)验证。结果表明,该CPU运行效率较INTEL等通用CPU有较大提高。该自主CPU可以作为IP核进行FPGA应用,也可进行SoC设计应用。

基于现场可编程门阵列的边缘检测系统

针对目前使用CPU或者树莓派图像处理实时性差、边缘检测实际效果差等缺点,课题组提出了基于现场可编程门阵列的边缘检测系统。设计了基于现场可编程门阵列的边缘检测系统的硬件方案,介绍了边缘检测的原理;基于硬件设计了图像采集与处理方案;算法上先通过实验设定卷积核的大小,然后使用Sobel卷积核对获取的图像进行卷积,再使用Robert卷积核进行卷积,并在显示器上显示实时图像处理结果。实验表明该系统的检测效果更加清晰,断点更少。该系统能够并行处理数据,提高图像处理速度,且实际的边缘检测效果好。

一款半定制可编程逻辑核的设计与验证

介绍了一款可编程逻辑核的设计及验证过程,着重阐述了可编程逻辑核电路设计及CAD设计技术。该可编程逻辑核采用半定制方法设计,在CSMC 0.5μm CMOS工艺上进行了流片,开发了相应的CAD工具以支持该可编程逻辑核的验证。硬件测试结果表明,该可编程逻辑核实现了预期的逻辑电路功能,达到了设计目的。

基于SOPC的步进电机加减速PWM控制器IP核设计

为解决步进电机运动系统中电机加速和减速过程的控制等问题,将脉冲宽度调制(PWM)和现场可编程门阵列(FPGA)IP核技术应用到设计方案中。提出了一种基于可编程片上系统(SOPC)实现步进电机加减速PWM控制器IP核的设计方法,并以此说明了该设计思想及其实现途径。通过HDL硬件描述语言编写功能逻辑、Avalon总线接口与外部I/O电路,并描述了整个设计过程。利用Altera的Cyclone开发板对其功能进行了测试验证。仿真和实验结果表明,所设计的IP核能够应用于由单脉冲信号驱动的步进电机控制系统,且运行稳定。

基于FPGA的IP核水印保护方法

随着FPGA在容量、功能和灵活性等方面的不断提高,越来越多IP核以其为基础进行设计,然而基于FPGA的IP核易被第三方窃取并进行非法扩散。通过将用户身份信息作为水印嵌入FPGA,以达到保护IP核安全,防止非法扩散的目的。

基于FPGA的快速浮点除法器IP核的实现

利用Altera的QuartusⅡ软件开发平台在FPGA上实现了快速浮点除法器IP核的设计。该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率。同时,基于FPGA的浮点除法器IP核具有很好的可移植性和复用性,适合应用到各种嵌入式和通用处理器中,从而提高复杂数字系统的设计效率,具有广泛的推广应用价值。

多通道俄制军用串行总线FPGA的IP核设计

介绍了俄罗斯军用标准ΓОСТ18977和PTM1495。重点进行了IP核总体设计,收发通道和CPU接口的详细设计,通过设置控制、状态等多功能寄存器实现各通道独立工作,软件设计采用状态机保证了协议通信的正确性,并在QuartusⅡ5.0集成开发环境下予以实现。经验证用本方法设计的IP核能很好地实现8通道同时收发的功能,且各个通道能独立设置通信频率、奇偶校验等,解决了以往该类芯片通道少、功能单一的缺点。

SoPC光纤通道控制器IP核的仿真验证

通过片上可编程系统(SoPC)设计方法构建光纤通道(FC)控制器,详细分析了硬件设计的功能模块图.FC控制器硬件集成了NIOS II处理器、DDR SDRAM控制器、flash控制器、定时器、串口和带Avalon接口的光纤通道接口逻辑,通过Avalon交换总线进行互连.采用自底向上的方法,分别从功能模块级、知识产权(IP)核级和系统级给出了FC控制器的仿真验证框架,并用Altera公司的Stratix GX系列现场可编程逻辑门电路(FPGA)进行了上板调试.验证结果表明,提出的仿真验证方案正确可行,能较好地完成验证任务.

基于FPGA的PCI总线目标接口IP核的设计

在芯片设计中采用IP(intellectual property)技术是IC设计发展到SOC时代的必然选择,建立IP库能为以后的设计节省大量的人力,提高设计效率。基于这样的思想,针对PCI接口使用的广泛性,讨论了基于FPGA的PCI总线目标接口IP核的设计技术。从PCI协议的介绍、总体设计思路、各功能模块设计、电路仿真等角度对IP核的设计方法进行了介绍,并着重介绍了状态机的设计。仿真的结果表明,该IP核在功能和时序上符合PCI技术规范,达到了预定的目标。

FPGA IP核数字水印保护与检测技术

数字水印技术是一种重要的知识产权核(IP)保护技术,也是应用最广泛的IP核保护技术。介绍了常用的数字水印生成方法,分析了在FPGA设计的各个层面(软核、固核、硬核)的IP核数字水印技术。IP核保护数字水印技术可以分为附加保护技术、约束保护技术和检测技术,从附加和约束两个方面分析了水印嵌入技术,介绍了水印检测技术,分析了各种方法的原理和优缺点。从性能影响、资源开销、透明性、安全性、可信度等5个方面,对几种典型的水印技术进行评估比较,最后指出数字水印技术需要解决的问题和发展趋势。

基于FPGA的模板滤波IP核的设计与实现

在数字图像处理过程中,二维模板卷积是一种重要的操作.提出一种基于现场可编程门阵列(field programmable gate array,FPGA)的可变模板滤波IP (intellectual property)核的设计方法,通过参数化的循环例化移位寄存器构建可灵活调整窗口大小的缓存结构,采用只读寄存器(read-only memory,ROM)载入模板滤波系数,并利用加法树模块实现快速累加.相比传统组合扩展方法,本设计充分节约了硬件资源,简化了电路设计,提供了便捷的调用接口,只需修改参数便可灵活调整卷积结构,适用于任意窗口大小、任意模板系数、任意图像大小和数据位宽的卷积运算,具有良好的通用性和可维护性.

基于FPGA中IP核的IRL系统设计方法

以Virtex-4 FX-60型FPGA为例,提出了一种应用FPGA内部IP核,通过TCP/IP网络对FPGA远程进行动态配置的IRL系统结构,并给出了此系统的硬件电路以及关键模块的设计方法。该设计具有可重构性强、配置方法灵活等特点。

基于IP核的数选式浮点矩阵相乘设计

本文根据数选式矩阵运算特点,结合低阶矩阵运算IP核,采用将IP核嵌入到数选矩阵中,同时添加浮点加法运算的方法,实现浮点矩阵相乘。在节省资源消耗的同时提升了系统性能,并将改进的浮点矩阵运算在FPGA中实现。仿真结果表明该设计可行,具有一定的实际意义和应用前景。

浮点矩阵相乘IP核并行改进的设计与实现

基于Altera浮点IP核实现浮点矩阵相乘运算时,由于矩阵阶数的增大,造成消耗的器件资源虽增加但系统性能反而下降的问题,针对现有IP核存在数据加载不连贯、存储带宽不均匀的不足,提出采用并行化数据存储、依据查找表加载数据和处理数据的方式对IP核进行改进。然后将改进的浮点矩阵运算在FPGA中实现,经过Quartus、Matlab软件联合仿真并进行结果比对,其误差不超过万分之一,且节省了器件资源、提升了系统性能。仿真结果表明该设计可行,有利于提高诸多高性能领域浮点矩阵的运算速度。

基于FPGA的8E1时隙交换的数字交叉IP核的实现

提出了一种基于现场可编程门阵列(FPGA)的数字交叉IP核的设计方法。整个设计使用自顶而下的方式,采用Verilog HDL进行描述,并给出了硬件的实现。仿真结果表明,该交叉IP核可以实现256×256无阻塞交叉矩阵。此法简单、高效,非常适合中小规模的交叉矩阵实现。

弹性体工件在线检测系统中视频预处理IP核设计

为了能够实时地检测弹性体工件的缺陷和尺寸,设计并实现了一种基于处理器局部总线(PLB)的视频预处理IP核。对IP核所采用的结构、卷积运算的硬件实现进行研究。用System Generator工具设计LOG滤波器,最终在现场可编程门阵列(FPGA)上实现边缘检测算法。实验结果表明:与传统用软件实现边缘检测算法的方法相比,用IP核实现时间大幅减少,仅为40 ms,满足弹性体工件在线检测系统中实时预处理视频的要求。

基于DDA插补算法的五轴步进电动机插补控制器IP核设计

采用现场可编程门列阵设计一款基于Avalon总线的五轴步进电动机插补控制器IP核,给出了软硬件设计方案。采用数字积分算法(DDA)来实现五轴步进电动机联动控制,利用可编程分频器来控制步进电路的转动速度。测试结果表明,该插补控制器具有插补速度快、控制精度高和实时强等优点,有较好的实用价值。