基于DSP和FPGA的GPS-B码时统终端系统设计

介绍了一种基于DSP和FPGA的GPS-B码时统终端系统的设计方案,提出了一种利用FPGA对IRIG-B码进行解码的设计方法。详细论述了具体的设计方案及软硬件的实现。通过将快速的DSP与FPGA相结合的方案,研制了一套新颖的GPS-B时统终端系统。试验表明该系统具有较高的实时性和稳定性。

新型高授时精度时码终端系统设计

为获取高准确度的时间信息和同步频率信号,基于MSP430单片机和FPGA的时统终端系统的设计,实现对IRIG-B码和GPS时间信息的解调,同时提供各种不同频率的同步信号。针对GPS接收机输出定时信号存在的抖动,采用平滑滤波、驯服等技术,系统外同步精度提高到100 ns,增强了系统的精度和稳定度。

STM32与FPGA的B码时统解码设计

针对B码时统解码的精度及硬件使用效率等问题,结合B码原理,从应用角度出发,提出一种新型的B码的解码方案。利用微控制器STM32辅助可编程逻辑器件(FPGA),进行全局解码设计。测试表明,DC码的秒头精度误差控制在ns级,且DC码和AC码解码所提取出的时间信息都非常准确。