基于LVDS的DC平衡技术的高可靠性传输系统设计

随着数据传输对速度、距离和可靠性要求的提高,同时考虑到工作人员在测试环境中的安全问题,提出一个基于低压差分信号(LVDS)的DC平衡技术的设计方案。该方案采用LVDS串化器SN65LV1023A和解串器SN65LV1224B作为发送和接收芯片,由于LVDS在长距离传输方面存在限制,因此在硬件设计中采用驱动器LMH0002TMA和均衡器LMH0024MA来增加信号的驱动能力和补偿信号的衰减;在外围电路中加入隔离器ADN4651和RCLamp3324P芯片,分别起到提供信号隔离和保护和为高速数据接口提供ESD保护的作用。同时软件设计中,在核心控制器FPGA内部加入8B/10B编码技术,以保证数据传输中的DC平衡,即数据流中连续出现的“1”/“0”达到一个平衡均匀的状态,降低误码率且提高数据的可靠性。经大量实验测试验证,此设计可在90 m双绞线上以300 Mbit/s速率零误码传输。

基于ADACS_N平台的DCS二层系统服务器国产化替代与软件移植研究

针对核电厂DCS系统服务器硬件老化与停产共性问题,基于法国ADACS_N平台的DCS二层系统,研究一种服务器国产化替代与软件移植的可行方法,结合系统软硬件架构分析、国产化服务器硬件替代选型策略、源代码移植技术研究、最小化测试平台开发,为延长核电厂DCS系统生命周期、解决进口设备“卡脖子”问题、提升核电厂DCS关键设备自主能力提供一定参考。

基于FPGA的IRIG-B标准DC code编码器VHDL设计

为了实现靶场时统终端输出IRIG B标准DC code信号,采用VHDL语言在FPGA逻辑电路中设计了DC code编码器硬件电路,通过QuartusⅡ软件建立工程文件对VHDL语言DC code编码器电路进行编译和仿真,获得了符合IRIG B标准的DC code信号。经过实践验证,该电路具有实现方法简单、电路稳定性好、精度高的特点,实测同步精度小于1μs。

基于PCI总线接口的IRIG--B（DC）码接收卡设计

介绍一种采用：MCS-51系列单片机解调IRIG—B(DC)时间码的软硬件设计，并初步介绍了PCI桥接口芯片PCI9052，给出了基于PCI总线接口的IRIG—B(DC)码接收卡的实现方法。

基于FPGA的IRIG-B(DC)码同步解码设计

介绍了IRIG-B码的原理,提出了一种基于FPGA平台的IRIG-B码同步解码方案,并成功实现,给出了实验结果。重点说明了B码解码过程中信号监测和晶振误差补偿的原理,以及该原理在FPGA的程序流程。

基于FPGA的IRIG-B (DC)码解码卡的设计

为解决传统解码仪存在的体积大、兼容性差等问题,提出利用FPGA实现解调IRIG-B(DC)码信息的电路板卡的设计,该板卡能够解调出IRIG-B(DC)码的时间信息,根据此时间信息,解码卡可以输出相应的秒脉冲,并且通过RS232串口将解调出的时间信息传送给上位机;试验证明该解码卡具有环境适应性强、体积小、结构简明、应用范围广等特点,可以满足实际应用场所对IRIG-B码解码的要求。

基于FPGA的IRIG-B(DC)解码编码器设计

针对机载测试系统以IRIG-B(DC)码作为整个系统的时间源,提出一种基于FPGA的解码编码器设计。该设计采用FPGA为主控制器,实现IRIG-B(DC)码的解码、秒脉冲生成、IRIG-B码编码等功能,当外部IRIG-B码输入中断时,可按系统时间产生IRIG-B码输出。主要阐述了IRIG-B(DC)码的格式,详细介绍了IRIG-B(DC)码解码编码器的软硬件设计,在实验室搭建测试环境对该设计进行了测试验证,结果表明该设计能够稳定可靠运行。

基于PC端的智能变电站IRIG-B(DC)测试方法研究

IRIG-B(DC)对时是智能变电站的一种常用对时方式,如何提高检测效率,具有重要意义。通过对组成波形的三种码元分析,提出了一种基于PC侧实现B码对时编码与解码的新方法。方法充分利用PC机优势,通过串口向装置提供B码对时服务或解析授时装置的B码输出,并完成数据存储和波形实时展示。同时利用被测装置提供的时间查询变量服务,实现了闭环自动测试。试验结果表明,方法使用简单、性能可靠,具有较好的使用价值。

用GPS校时的IRIG-B(DC)时间码产生器设计

本文简要介绍了研制ＧＰＳ校时的ＩＲＩＧ－Ｂ（ＤＣ）时间码产生器的目的、意义、组成及设计要点，重点讨论了提高时间同步精度的技术措施及相应的设计方法。

通用DCS组态平台的设计与开发

为了满足配有多种DCS的发电厂控制系统组态培训需要和减少投资,设计并开发了基于美国艾默生过程控制公司Ovation DCS的通用DCS组态平台,该平台能够仿真美国ABB控制公司的Symphony DCS等多种DCS组态环境,可进行组态、编译、下装、运行、在线调试等基本操作,与Symphony DCS Composer一致,具有较高的真实性。因其良好的开放性及易于扩充,可为发电厂提供多种DCS控制组态培训平台。

一种基于整数变换DC分量的自适应视频水印算法

提出了一种基于直流分量的自适应视频水印算法。在对原始视频帧进行随机选择的基础上,对亮度分量作二维4×4整数变换,并提取直流分量分组进行一维整数变换;为了兼顾水印的不可见性与鲁棒性的要求,根据水印长度和变换之后系数的大小自适应地选择嵌入水印的组及系数的改变强度。水印嵌入之前进行随机置换与LDPC编码增强了水印抗攻击能力。实验结果表明,该算法能够保证很好的视频质量,视频帧的PSNR值高于50dB,并实现了水印的盲提取。对于常见的视频攻击有较强的鲁棒性,特别是在多种格式压缩的条件下能有效提取水印。

ADC参数对光栅莫尔信号细分影响研究

莫尔信号细分是光栅传感器应用的必要环节,幅值分割法是实现莫尔信号细分的重要手段。为减小信号质量对细分结果造成的影响,误差补偿成为细分实现过程中必不可少的单元。本文针对数字式幅值细分方法开展研究,针对ADC参数对光栅莫尔信号误差补偿和细分效果的影响进行分析,建立ADC参数与莫尔信号直流补偿、幅值补偿和细分倍数之间的量化模型,设计并开展了直流和幅值补偿效果实验。研究结果表明:不同位宽的ADC对莫尔信号误差补偿和细分效果的影响不同,在本文模型的基础上,ADC位宽应提高1 bit^2 bit。研究成果对于莫尔信号数字式幅值分割细分系统的工程实现具有一定的指导意义和参考价值。

HEVC帧内预测Planar和DC模式的VLSI架构设计与实现

在研究新一代高性能视频编码标准(HEVC)帧内预测中planar和DC模式预测算法的基础上,分别设计了高效VLSI架构,通过状态机的自适应控制和模块的复用来实现速度的提高和面积的减少。针对planar模式,设计了一种基于状态机自适应控制的寄存器累加架构;针对DC模式,设计了一种基于算法的分割处理架构。实验结果表明,所设计的架构在TSMC180 nm的工艺下最高频率为350 MHz,面积合计为68.1 kgate,能够实现对4∶2∶0格式7 680×4 320@30 f/s视频序列的实时编码,最高工作频率可以达到23.4 MHz。

基于FPGA的IRIG-B(DC)码的解码方案的设计与实现

IRIG-B码是国际上通用的时间码格式,广泛应用于各种系统的时间同步。针对IRIG-B(DC)码的调制特性,介绍一种基于FPGA的B码解调方案。重点描述了如何在同步时序中准确提取秒同步信号并解调B码中包含的时间信息。整个方案中采用Verilog HDL语言进行设计,已成功实现,并给出了验证结果。

基于游标法的时统IRIG-B(DC)码的数字传输技术

介绍了游标法代码变换的原理,分析了信号畸变对同步精度的影响以及时钟插入与封锁的作用,给出了利用FPGA实现时统IRIG-B(DC)码数字传输技术的方法。

基于边沿捕获的IRIG-B(DC)码解码的研究与应用

通过研究IRIG-B(DC)码原理,提出了基于定时器脉冲边沿捕获技术来实现IRIG-B(DC)码解码的新方法,并选用STM8S103芯片完成了IRIG-B(DC)码解码器的设计。功能仿真和实际测试表明该设计方法是一种解决自动化系统IRIGB码解码对时的有效方案。目前,该设计已经成功应用于某变电站中的GPS&IRIG-B(DC)对时系统。

基于FPGA的IRIG-B(DC)码产生电路设计

提出了一种IRIG-B(DC)码产生电路的设计方法。采用Altera公司低功耗Cyclone FPGA系列中的EP1C6T144、8段数码管、晶体振荡器和MAX3232E等器件构成硬件电路、使用VHDL语言设计IRIG-B直流时间码的软件。为了设置和观察,使用8段数码管、拨码开关和按键来显示、修改和设置天、时、分、秒等时间信息。仿真和试验结果表明,该设计可以产生标准的IRIG-B(DC)码时间脉冲序列。

纹理类型预判和SDC优化的3D-HEVC深度图帧内算法

为了降低3D-HEVC中深度图编码的计算复杂度,提出了结合纹理类型预判的深度图帧内快速编码算法SOG-SDC。针对深度图中穷尽模式搜索开销大,采用DMMs(depth modeling modes)模式几率小,以及分段直流残差编码模式(segment-wise DC coding,SDC)判断复杂的问题,通过计算当前预测单元(prediction unit,PU)的梯度和(sum-of-gradient,SOG)来预判编码单元(coding unit,CU)的类型(平坦/非平坦),并根据CU类型进行两方面的优化:一方面,选择性地跳过DMMs模式的检查,并提前终止CU的分割;另一方面,只对全率失真列表中平坦预测模式进行SDC编码,跳过其他候选模式的SDC编码。实验结果表明,在合成视点主观质量基本不变的情况下,该算法相较于HTM16.0在比特率仅增加0.14%的情况下减少了26.03%的编码时间,有效地降低了3D-HEVC视频编码的计算复杂度。

核安全级DCS应用软件代码配置管理研究

核电厂安全级DCS系统结构复杂,冗余度高。系统内部按照实现的功能不同,分为各种功能站点,例如控制站、传输站、安全显示站和网关站等。在设计开发过程中,各功能站的应用软件一般在一个工程文件中同步开发,功能站之间相互关联。提出的依托于核电厂数字化安全级仪控系统(NASPIC平台)的核安全级DCS应用软件代码的配置管理策略,可以较好地控制安全级DCS代码版本,满足设计开发和使用要求。

基于ZYNQ的IRIG-B(DC)码设计与实现

通过对现有的IRIG-B(DC)码授时设备的调查研究发现,有的采用CPLD+AVR MCU实现方案,有的采用FPGA+DSP实现方案,芯片间连线较多,且PCB布线复杂。因此提出了采用ZYNQ器件实现IRIG-B(DC)码,数据交互主要在芯片内部实现,避免了芯片间较多连线,PCB设计简单,面积较小,有利于整机小型化设计。试验结果表明,采用新器件设计的IRIG-B(DC)码输出正常。