JESD204C高速串行接口电路设计技术

由于各种新兴信息技术的出现和发展,设备间传输的数据流量急剧增加,不断推动着具有更高带宽和更低功耗的高速串行接口技术的研究,也促进了各种协议标准向着更高数据率的方向迭代升级。但是高速电路的设计也带来了很多技术和架构设计上的挑战,其中比较大的挑战如信道的插入损耗就要求架构需要做相适应的改变和一些电路技术的使用。本文基于JESD204C协议,首先介绍了该协议的特点和性能指标,随后详细阐述了基于该协议的高速串行接口集成电路的设计架构和关键技术,包括前馈均衡技术和连续时间线性均衡技术,分别对其进行了理论分析和仿真验证,最后通过流片测试对其发挥的作用进行了验证和分析,结果表明相关的均衡技术提高了高速接口的性能,特别在对抗信道的插入损耗方面,发挥了重要作用,对国内外后续的研究提供了参考价值。

基于JESD204B协议的高速串行接口研究

传统的传输方式多使用并行进行数据采样。并行传输方式不仅存在信号同步难、线间串扰大等缺点,而且PCB布局布线繁琐、板层多、成本高等。JESD204B作为一种新的高速串行转换器接口,其使用率正在稳步上升,且有望成为未来转换器的协议标准。首先简要介绍JESD204B协议的历史发展过程,其次详细阐述JESD204B协议接口结构,包含应用层、传输层、数据链路层、物理层,最后从芯片、接口应用和设计挑战方面综述基于JESD204B协议的高速串行接口的设计现状,并对未来接口发展进行展望。

基于JESD204B确定性延迟的多芯片同步自动校正设计

针对高速模数转换器JESD204B接口多芯片同步系统在稳定性、可靠性和可重复性上面临的确定性延迟问题,提出一种解决方案。该方案基于子类1同步原理,通过自动校正参考时钟相对于器件时钟的建立保持时间,以及利用确定性延迟原理实现可重复确定性延迟的自动校正。采用可调SYSREF延迟与模数转换器内部检测机制自动校正技术,确定最优延迟时刻,实现多片模数转换器的固定相位采样。在可编程逻辑芯片接收端自动校正数据到达与本地多帧时钟的相对位置,从而建立稳定、可重复的确定性延迟。本设计有助于多芯片同步系统更好地应对恶劣环境和自身敏感的延迟变化。

基于JESD204B协议的高速串行接口的应用研究

本文主要针对JESD204B协议的高速串行接口进行研究,在解析JESD204B协议的基础上,分析JESD204B协议与传统协议相比具有的优势,最终提出基于JESD204B协议的高速串行接口设计。

基于FPGA的JESD204B接口设计

针对传统的ADC数据传输方式存在的问题,提出了基于FPGA的JESD204B接口设计方法。该方法利用FPGA内部的高速串行接口以及IP核实现JESD204B协议的物理层和数据链路层的功能。硬件测试结果表明,该方法使用FPGA实现JESD204B接口,满足FPGA与高速ADC芯片之间通过JESD204B链路进行数据传输的需求,提高了数据传输的稳定性。

基于JESD204协议的高速串行采集系统

在通信设施、成像设备、工业仪器仪表等需要大量数据的系统中,要求数据转换级提供越来越宽的分辨率和越来越高的采样率。并行接口的物理布局和串行LVDS方法的比特率限制,给设计人员带来技术障碍。文中基于Xilinx Vertx6 FPGA的GTX高速串行接口实现了JESD204B协议,有效地解决了传统采集数据并行传输时的各种问题。

基于3 GS/s 12 bit ADCs的高速串行接口控制层电路的设计与实现

高性能数据转换器是第五代移动通信基站系统的核心器件,其采样速率不低于3 GS/s、分辨率高于12 bit,因此高速串行接口取代传统接口电路成为必然趋势。基于JESD204B协议设计了一种应用于3 GS/s 12 bit ADCs的高速串行接口控制层电路。在保证高速传输的前提下,折中考虑功耗和资源,该电路在传输层采用预分频技术完成组帧;在数据链路层采用极性信息简化编码技术实现8 B/10 B编码。在Vivado 16.1环境下,采用Xilinx公司的ZC706 FPGA中PHY IP和JESD204B Receiver IP完成控制层接口电路的验证。实验结果表明数据传输正确,且串化后的传输速度达到7.5 Gb/s,相较于同类型的接口设计,其传输速度提高了50%。

JESD204B接收系统同步技术研究与实现

针对JESD204B协议规定的接收系统的同步问题,提出了一种针对子类1的四字节并行处理实现方案。将数据流中提取的控制信息与数据信息并行处理,简化了接收系统中各种同步的处理过程,同时将电路工作时钟频率从1.25 GHz降低到312.5 MHz,简化了CMOS实现工艺要求。采用Verilog HDL实现并与XILINX官方IP核进行了对接验证,还在Design Compiler平台采用TSMC 65 nm工艺进行综合,结果表明:该设计方案在功能,工作频率等方面均能够满足JESD204B协议要求。

基于JESD204B协议的接收端电路设计

设计了一款可应用于4通道、16 bit、2.5 GSa/s数模转换器的接口电路。单个通道采用4路并行传输的方法以降低电路的设计难度,并通过链路建立、数据处理、错误统计和模块解帧实现协议的数据链路层和传输层。搭建通用验证方法学平台与设计的接收端电路进行数据交互,提高验证效率。基于某65 nm工艺库对电路进行逻辑综合与版图设计,流片后的样片测试结果表明,接收端电路满足JESD204B协议的要求,单通道数据传输速率最高可达12.5 Gbit/s。

JESD204C协议接收端64 B/66 B链路层电路设计

提出了一种JESD204C协议接收端64 B/66 B链路层电路设计方案。利用增加位数据滑动状态方法,完成并行数据中同步头序列的检测,以避免并行的数据串化,减小电路设计的复杂度。采用并行设计方法,设计了解扰电路和12位循环冗余校验(12-bit Cyclic Redundancy Check,CRC12)校验电路的设计,以满足接收端64 B/66 B层以块为单位进行数据处理的要求。仿真与综合结果表明,设计电路的最高工作频率为484 MHz,单通道数据传输数率为32 Gbps,电路面积为15898.6μm^(2)。

为什么不需要惧怕JESD204B

一种新的转换器接口的使用率正在稳步上升,并且有望成为未来转换器的协议标准。这种新接口——JESD204——诞生于几年前,其作为转换器接口经过几次版本更新后越来越受瞩目,效率也更高。JESD204标准适用于模数转换器(ADC)和数模转换器(DAC),主要用于提供一个通用的FPGA接口,但也可用于ASIC设计。随着转换器分辨率和速度的提高,对于效率更高的接口的需求也随之增长。

基于6 Gsample/s 12 bit ADC接口控制层电路设计与实现

基于JESD204C协议设计了一种应用于6 Gsample/s 12 bit ADC的高速串行接口控制层电路。该电路采用64B/66B链路层实现数据的高速率传输,同时增加8B/10B链路层以满足数据的低速率传输,提高了接口电路的兼容性。控制层电路的传输层采用两级映射结构,64B/66B链路层采用并行加扰,8B/10B链路层采用4路并行编码法,减少电路面积,提高电路时序性能。本文采用Verilog HDL语言对电路进行RTL级描述,且在VCS软件上进行功能验证。结果表明控制层电路能够实现所设计的14种工作模式。基于TSMC 90 nm COMS工艺,在Design Compiler平台上对电路进行综合。报告表明该电路在高速率传输模式下最高工作频率为384 MHz,单通道数据最高输出速率为24.5 Gbit/s;在低速率传输模式下最高工作频率为357 MHz,单通道数据最高输出速率为11.4 Gbit/s。

基于AD9154和FPGA的高速复杂雷达信号波形的设计

在现代复杂雷达系统中,需要获得大带宽以及复杂的信号波形,因此对AD/DA器件的采样率要求非常高。基于JESD204B传输协议的高速AD/DA器件相较于传统LVDS协议的器件具有高采样率及高传输速率等优势,可用于复杂雷达信号波形的产生。本文以Xilinx公司的ZC706开发板搭载的Zynq7000 FPGA为主控芯片,利用其高速串行接口与AD9154进行数据传输,控制AD9154产生中心载频1.8 GHz,跳频频点64个,合成带宽512 MHz的脉间随机跳频雷达模拟信号及相应的本振信号,用于算法仿真实验。

一种相控阵雷达多通道同步方法

相控阵雷达采用多通道工作方式后增加了自由度并提升了系统性能。针对雷达遇到的同步问题,提出一种相控阵雷达多通道同步方法。该方法首先采用同步触发方式对单个时钟芯片进行同步,然后对多个时钟芯片的同步信号进行精确延时调整,最后采用一种自适应采样窗口中心调节方法实现多个高速模数转换器的同步。将其应用于实际雷达产品,实测结果表明,该方法可有效实现相控阵雷达的多通道同步。

16位高速数模转换器可节省80%连接线路

NXP宣布推出符合最新JEDEC JESD204A串行接口标准的16位ADC和DAC高速数据转换器，并与Lattice、Altera及Xilinx的高性价比FPGA实现全面互通。其中，双通道、4条JESD204A数据线、采样速度达每秒650M的DAC1408D650已与Xilinx Virtex-5 FPGA实现互通。据悉，NXP已将中国列为JESD204A串行接口标准高速转换器重点应用市场。