基于FPGA与AD/DA的JESD204B协议通信与控制模块设计

为了完成高速射频信号的采集与发射,设计了基于FPGA、模数转换器AD9680与数模转换器AD9144电路的通信与控制模块。硬件设计主要包含前端设计、时钟设计、控制部分设计。软件部分则详细阐述了程序结构、模块设计以及程序执行流程。为兼容各种不同的AD/DA芯片且便于移植复用,所有数据处理以及寄存器配置都在FPGA的处理系统(PS)部分完成,在可编程逻辑(PL)部分完成与PS以及外设的数据交互与存储。该软件整体可视作一个软件封装IP。使用FPGA为主控芯片与AD/DA完成10 Gbit/s的线速率JESD204B链路通信,并以2 GSa/s的转换速率进行数据采集与发射,验证了设计的正确性。

基于JESD204B协议的智能信号处理SoC中自适应缓冲结构

JESD204B(简称204B)是智能信号处理系统级芯片(SoC)中连接高速模数/数模(AD/DA)转换的重要接口,将SoC系统结构与204B标准要求进行集成设计时,自适应缓冲结构(ABS)可弥补204B协议对数据传输缺乏流量控制的缺陷,并通过设置自适应缓冲与流控机制,保证数据传输的可靠性。经过现场可编程门阵列(FPGA)验证,SoC在204B接口可以达到4×12.5 Gbit/s的数据传输带宽,证明设计的204B接口方案在智能信号处理SoC中的可行性和有效性,满足智能信号处理SoC对于数据接口的要求。该设计方案的实现对无流量控制数据传输协议与SoC体系结构的集成有借鉴意义。

基于JESD204B协议高速并行8bit/10bit解码电路设计

提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码。所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449μm^(2)。后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传输速率12.5 Gibit/s的要求。将该解码电路用于支持JESD204B协议的高速数模转换器电路中,经测试,其传输速率最高达10.5 Gibit/s。

JESD204B协议中自同步加解扰电路设计与实现

作为JEDEC最新修订的AD/DA串行传输协议,JESD204B采用自同步扰码对数据链路层原始信号进行随机化转换,有效地避免了杂散频谱产生,减少了物理层误码概率。本文基于经典状态机结构对JESD204B协议中自同步加扰及解扰电路进行设计实现,文章阐述了协议中自同步扰码的原理细节,提出了一种加扰与解扰状态电路的设计方案,最终对该方案进行实现、仿真与综合。仿真与综合结果表明该方案充分兼容协议控制信号,功能完全符合协议要求,增强了加解扰电路的稳定性与容错性,同时提高了电路的处理效率,可应用于JESD204B高速串行接口电路设计中。

基于JESD204B协议的高速雷达数字接收机设计

JESD204B协议的广泛运用以及其带来的好处,为雷达接收机提高集成度实现高速采集提供了可能。介绍了采用基于JESD204B协议的AD9680 ADC与可实现ESD204B协议数据帧解码的FPGA的高速雷达数字接收机的设计,简述了该接收机的系统架构,详细地阐述了数据帧解码的软件设计以及结合FPGA逻辑分析软件Chipscope和Matlab程序对系统的指标进行测试。

基于JESD204B协议的高速数据传输接口设计与实现

为解决高速AD采集项目中PCB布线复杂及多通道数据同步的问题,对基于JESD204B协议的数据传输接口进行了研究。文中利用Xilinx FPGA的GTX高速收发器,实现了基于JESD204B协议的10Gbps数据传输。简述了该系统的架构,详细地阐述了JESD204B链路建立的关键参数配置和数据帧解码的软件设计,并结合Matlab程序对系统的指标进行测试。

基于JESD204B协议的多路同步应用

超宽带数字波束形成已经成为阵列电子侦察系统的核心技术之一。大带宽数据的同步是制约波束形成技术的带宽与稳定性的关键。通过比较传统数据同步传输方案,提出了基于JESD204B协议的系统同步方案,分析了同步设计要点,并对同步信号的传输进行改进,同时采用该方案完成现场可编程门阵列(FPGA)片间同步的硬件测试,最后给出测试结果,为后期工程应用奠定基础。

符合JESD204B协议的传输层电路设计

为了匹配实际应用中链路工作模式,在深入理解JESD204B协议理论的基础上,设计了一种通用的传输层电路,采用三级映射结构实现发送端、接收端传输层的组帧、解帧功能,建立Verilog编译模拟器(VCS)验证平台进行功能验证。仿真结果表明:该电路能够按照设定的链路工作模式完成采样数据与帧格式数据间的转换,实现组帧与解帧功能;基于65 nm标准工艺库综合评估,电路单通道时钟最高频率为1.25 GHz,能够达到协议支持的最高传输速度12.5 Gb/s。

基于JESD204B协议的相控阵雷达下行同步采集技术应用

多通道数据的同步采集是数字相控阵雷达下行数据接收和处理要解决的关键问题。提出了支持JESD204B协议的模数转换器和支持JESD204B协议的FPGA软核相结合的设计方案。利用JESD204B协议的确定性延迟特性,只要保证通道间下行数据的相互延迟不超过一个多帧时钟周期,通过关键控制信号的设计和处理,通道间可以实现数据的同步,有效控制板内多片ADC之间进行同步采样,从而解决数字相控阵雷达下行数据因采集带来的相位一致性问题。

基于JESD204B协议的高速串行接口研究

传统的传输方式多使用并行进行数据采样。并行传输方式不仅存在信号同步难、线间串扰大等缺点,而且PCB布局布线繁琐、板层多、成本高等。JESD204B作为一种新的高速串行转换器接口,其使用率正在稳步上升,且有望成为未来转换器的协议标准。首先简要介绍JESD204B协议的历史发展过程,其次详细阐述JESD204B协议接口结构,包含应用层、传输层、数据链路层、物理层,最后从芯片、接口应用和设计挑战方面综述基于JESD204B协议的高速串行接口的设计现状,并对未来接口发展进行展望。

JESD204B协议中发送端同步电路设计与实现

作为JEDEC最新的AD/DA采样数据传输协议,JESD204B协议新增了对多通道串行传输的同步支持。为了确保多通道同步传输的准确性,发送端同步电路采用Verilog HDL设计并实现了协议规定的码群同步,初始通道对齐与的同步字节替换等功能。Modelsim仿真结果验证了发送端同步电路符合协议要求,Design Complier(0.18μm工艺库)综合结果表明电路在数据传输阶段的处理频率达到255.03 MHz,可应用于JESD204B高速串行接口电路设计中。

JESD204B协议的高速串行转换器接口

为减少引脚数,降低封装成本和尺寸,简化系统设计,电子器件工程联合委员会提出了一种高速串行接口协议JESD204B.文中呈现了该接口收发机控制器的具体实现方案,并且基于Xilinx的现场可编程门阵列中的高速串行收发器GTH,在6.25Gbit/s的数据速率下完成了4个通道的JESD204B接口收发机控制器的验证.

基于JESD204B协议的接收端电路设计

设计了一款可应用于4通道、16 bit、2.5 GSa/s数模转换器的接口电路。单个通道采用4路并行传输的方法以降低电路的设计难度,并通过链路建立、数据处理、错误统计和模块解帧实现协议的数据链路层和传输层。搭建通用验证方法学平台与设计的接收端电路进行数据交互,提高验证效率。基于某65 nm工艺库对电路进行逻辑综合与版图设计,流片后的样片测试结果表明,接收端电路满足JESD204B协议的要求,单通道数据传输速率最高可达12.5 Gbit/s。

基于JESD204B协议的雷达视频信号同步传输设计与实现

以宽带测向接收机中多波束比幅测向为背景,设计了基于JESD204B协议的高速背板视频信号同步传输方案。时钟、JESD204B协议参数的设计合理,实现了2块多通道视频幅度采集板与1块数据处理板之间线速率为6.25Gbps的高速同步传输,解决了多波束比幅测向前多通道视频信号传输同步问题。

基于JESD204B协议的多通道高速采集系统设计

JESD204B协议主要用于数据转换器与现场可编程门阵列(FPGA)之间数据传输的高速串行协议。与传统LVDS接口相比,JESD204B直接与FPGA的GTX接口相连,传输速率相对LVDS每对线提升约10倍,降低了IO的资源消耗及保证正确采样的设计难度。基于JESD204B协议,设计实现了一种多通道高速采集系统。该系统的硬件架构以4片ADC12J2700及1片Xilinx XC7VX485T FPGA为核心电路,并包含了时钟锁相电路、DDR3等外围电路,最高支持2700MSPS采样率,可满足大部分高速雷达信号接收领域的采样需求。

基于JESD204B协议的数据采集接口设计与实现

目前国内对于高速串行JESD204B接口开发使用难以摆脱国外限制,缺乏自主设计技术经验积累。为了促进JESD204B接口国产化进程,文中介绍了一种基于JESD204B协议的高速采样数据解析接收电路。利用Xilinx的高速串行收发器GTX实现了JESD204B接口的物理层,采用GTX内部8B/10B译码器解析接收串行数据流,按照4拜特对齐方式完成字节对齐,对GTX的功能配置和端口信号进行了研究;通过FPGA逻辑设计完成了接口的链路层,采用模块化设计思想,设计了同步请求管理模块,通过判断连续接收到标识符的数目控制链路初始化,并设计了用于检测和替换数据帧尾控制字节的接收数据处理模块。经过测试验证,在7.4 Gbps的传输速率下接口可以正确解析数据,所设计接口电路满足工程应用需求。

基于JESD204B协议支持大/小端模式的加扰器

设计了一种基于JESD204B协议、支持大/小端模式且具有旁路能力的四字节并行加扰器。在并行加扰/解扰原理的基础上,采用四字节并行处理技术,加快了扰码的产生效率。该加扰器支持大/小端模式,根据不同需求可自行选择不同模式。采用Verilog HDL语言对电路进行设计,利用Modelsim进行功能仿真,在Quartus II软件上进行实现。该加扰器可直接移植到基于JESD204B协议的收发器。

基于JESD204B协议的宽带ADC同步采集

为满足宽带数字接收机在高集成度下的多通道同步采集需求,采用了基于JESD204B协议的宽带ADC同步采集设计方案。利用JESD204B接口协议的链路传输特性,通过关键时钟和同步控制信号的设计,实现了大动态、高精度的实时四通道同步数据采集。

基于JESD204B协议的数据传输接口设计

为解决AD采集项目中PCB布线复杂及码间同步的问题,对基于JESD204B协议的数据传输接口进行了研究。文中利用Xilinx Kintex-7 FPGA的GTX高速收发器,实现了基于JESD204B协议的数据发送和数据接收接口。在仿真测试平台,将构造的正弦信号送入发送接口,再经接收接口解析出来,与发送的原始数据比较,验证JESD204B数据传输接口的逻辑功能。经测试,发送前的原始数据与从接收接口解析出的数据一致,所设计的电路实现了基于JESD204B协议的数据传输功能。

基于JESD204B协议的并行加解扰电路

针对串行加解扰电路存在功耗大、数据处理速度慢、串行扰码需要较高时钟频率等问题,提出了一种基于JESD204B协议的新型并行加解扰电路,通过由矩阵推导出的算法实现32位数据并行加扰/解扰。使用Verilog HDL对电路进行RTL级设计,并通过Cadence公司的NCVerilog软件进行验证。结果表明,该电路能够正确实现加解扰功能,并且可以使用312.5 MHz的时钟处理10 Gb/s的数据。采用65 nm CMOS工艺制作样片,测试结果表明,该电路符合设计要求。该加解扰电路对于高速数据通信芯片的自主可控设计与实现具有重要的参考价值。