基于JESD204B标准的多通道数据同步传输设计

多通道数据同步采集传输是信号采集系统要解决的关键问题。针对多通道数据采集系统前端模拟部分与后端数字信号处理部分高速同步传输面临的挑战,文中介绍了采用基于JESD204B协议的模数/数模转换器(ADC/DAC)与现场可编程门阵列相结合的数据同步传输设计,简述了该系统的基本架构。对基于JESD204B标准子类1的多通道数据采集传输过程中的延时原因进行了分析,利用JESD204B标准子类1同步原理,通过关键控制信号的设计和处理,可以实现接收多通道和发送多通道数据同步传输,有效控制板间及板内多片ADC/DAC之间进行同步采样,从而解决信号采集系统带宽和采样率提高带来的挑战。

基于JESD204B确定性延迟的多芯片同步自动校正设计

针对高速模数转换器JESD204B接口多芯片同步系统在稳定性、可靠性和可重复性上面临的确定性延迟问题,提出一种解决方案。该方案基于子类1同步原理,通过自动校正参考时钟相对于器件时钟的建立保持时间,以及利用确定性延迟原理实现可重复确定性延迟的自动校正。采用可调SYSREF延迟与模数转换器内部检测机制自动校正技术,确定最优延迟时刻,实现多片模数转换器的固定相位采样。在可编程逻辑芯片接收端自动校正数据到达与本地多帧时钟的相对位置,从而建立稳定、可重复的确定性延迟。本设计有助于多芯片同步系统更好地应对恶劣环境和自身敏感的延迟变化。

基于FPGA与AD/DA的JESD204B协议通信与控制模块设计

为了完成高速射频信号的采集与发射,设计了基于FPGA、模数转换器AD9680与数模转换器AD9144电路的通信与控制模块。硬件设计主要包含前端设计、时钟设计、控制部分设计。软件部分则详细阐述了程序结构、模块设计以及程序执行流程。为兼容各种不同的AD/DA芯片且便于移植复用,所有数据处理以及寄存器配置都在FPGA的处理系统(PS)部分完成,在可编程逻辑(PL)部分完成与PS以及外设的数据交互与存储。该软件整体可视作一个软件封装IP。使用FPGA为主控芯片与AD/DA完成10 Gbit/s的线速率JESD204B链路通信,并以2 GSa/s的转换速率进行数据采集与发射,验证了设计的正确性。

基于JESD204B接口的波形产生FPGA设计

提出了一种基于JESD204B接口的波形产生的FPGA设计方案,该设计主要由FPGA、DAC、DDR3以及网口芯片组成,实现产生双通道、频率范围为2 GHz~3.5 GHz的中频信号。FPGA与DAC由高速串行接口JESD204B进行连接,实现双通道的波形产生、数字上变频及数模转换,网口芯片与DDR3用于传输和存储一些特殊数字波形。详细介绍了JESD204B接口时钟同步、DDS信号发生器、数字波形接收、缓存和发送等关键功能的设计。最后通过频谱分析仪抓捕DAC输出的中频信号验证了FPGA设计的可靠性。

基于JESD204B的多帧同步实现技术

ADI公司的AD9680是一款14位、双通道、最大采样速率为1 GSPS且支持JESD204B接口的模数转换芯片。JESD204B接口是目前流行的高速ADC芯片采用的数据通信接口之一,具有传输速率高、抗干扰能力强和芯片间同步方便等优点。在实际工程中,当要求多片AD9680相位同步时,经常会遇到各种各样的问题。借助AD9680设计了一款多通道采集模块,描述了一种基于JESD204B协议的多帧同步实现技术,探讨了同步采集技术实现时容易碰到的一个问题,并为之提供了一个简单有效的解决方法。

基于HXDSP JESD204B的高速数据采集系统设计

在航天航空、工业仪器仪表、矿物勘探等各个领域,对关键数据的高速采集和后续的处理都相当重要,JESD204B协议是目前通用的高速ADC/DAC标准串行通信协议。本文设计了一种基于JESD204B协议的高速数据采集系统,系统基于国产DSP芯片HX1041和GAD14D1GEE型AD转换器构建了一个高速数据采集平台,实验表明该平台可以实现数据的采集与实时处理。

基于JESD204B协议的智能信号处理SoC中自适应缓冲结构

JESD204B(简称204B)是智能信号处理系统级芯片(SoC)中连接高速模数/数模(AD/DA)转换的重要接口,将SoC系统结构与204B标准要求进行集成设计时,自适应缓冲结构(ABS)可弥补204B协议对数据传输缺乏流量控制的缺陷,并通过设置自适应缓冲与流控机制,保证数据传输的可靠性。经过现场可编程门阵列(FPGA)验证,SoC在204B接口可以达到4×12.5 Gbit/s的数据传输带宽,证明设计的204B接口方案在智能信号处理SoC中的可行性和有效性,满足智能信号处理SoC对于数据接口的要求。该设计方案的实现对无流量控制数据传输协议与SoC体系结构的集成有借鉴意义。

基于FPGA的JESD204B接口设计

针对传统的ADC数据传输方式存在的问题,提出了基于FPGA的JESD204B接口设计方法。该方法利用FPGA内部的高速串行接口以及IP核实现JESD204B协议的物理层和数据链路层的功能。硬件测试结果表明,该方法使用FPGA实现JESD204B接口,满足FPGA与高速ADC芯片之间通过JESD204B链路进行数据传输的需求,提高了数据传输的稳定性。

基于JESD204B的信号采样系统设计

提出了一种基于JESD204B的信号采样系统设计方案,介绍了同源时钟分发板卡以及多个模数转换器(ADC)+多个现场可编程门阵列(FPGA)的板卡架构设计,针对影响ADC同步和链路稳定的因素,提出了多ADC同步和链路最小确定性延迟实现方法。结果表明所有链路在反复上电的时候工作稳定可靠,能够实现多ADC同步和链路最小确定性延迟,具有较高的实际应用价值。

JESD204B接口协议中的8B10B编码器设计

基于JESD204B接口协议设计和实现了一种新型8B10B编码器。利用极性信息简化编码码表;利用3B4B与5B6B并行编码提升电路工作频率;利用人为加入一位均衡信息,减少逻辑处理层数。仿真结果表明,电路单元面积1 756 mm2、功耗1.13 m W及最大工作频率342 m Hz,相较于传统方法具有一定的改进且完全符合JESD204B协议规范。可应用于基于JESD204B接口协议的高速串行接口的设计中。

JESD204B协议中发送端同步电路设计与实现

作为JEDEC最新的AD/DA采样数据传输协议,JESD204B协议新增了对多通道串行传输的同步支持。为了确保多通道同步传输的准确性,发送端同步电路采用Verilog HDL设计并实现了协议规定的码群同步,初始通道对齐与的同步字节替换等功能。Modelsim仿真结果验证了发送端同步电路符合协议要求,Design Complier(0.18μm工艺库)综合结果表明电路在数据传输阶段的处理频率达到255.03 MHz,可应用于JESD204B高速串行接口电路设计中。

JESD204B接口协议中的加扰电路设计

数据加扰有助于避免在高速串行传输中出现频谱杂散,对JESD204B协议规定的加扰电路进行了具体设计和实现。首先详细描述了协议要求,以8位并行加扰为例阐述了自同步加扰和解扰的电路原理,最后根据解扰器输出状态与初始状态值有关这一问题提出了改进的电路结构以及关键设计代码。仿真结果表明,该改进电路完全满足协议要求,可应用于JESD204B规范的高速串行接口电路设计。

基于JESD204B的1 GS/s、16-bit数据采集系统研究

采用“ADC+FPGA”的架构,设计了1 GS/s、16-bit高速高精度数据采集系统,实现了大动态范围(>1000倍)信号的单信道测量功能。研究采用周期sysref和脉冲sysref两种模式,分别建立了稳定连接的、具有确定性延迟的JESD204B连接,对比了两种模式下的采样数据频谱差别,结合硬件设计、固件设计的注意事项,推荐采用周期sysref建立JESD204B连接。研究分析采样数据的时域波形和频率谱密度,验证了ADC芯片内部包含4个片上ADC通道的结论。

JESD204B Subclass1模式时钟设计与调试

JESD204B协议是用于数据转换器与FPGA/ASIC之间数据传输的高速串行协议,Subclass1模式是该协议完成确定性延时功能的重要模式。对JESD204B协议Subclass1模式的工作原理和时钟设计要求进行分析,并总结出Subclass1模式时钟调试方法。利用Xilinx Virtex-7系列FPGA搭建JESD204B自收发链路对该方法进行验证。结果表明,该时钟调试方法能够满足Subclass1模式的时钟设计要求,保证数据的稳定收发。

JESD204B协议的高速串行转换器接口

为减少引脚数,降低封装成本和尺寸,简化系统设计,电子器件工程联合委员会提出了一种高速串行接口协议JESD204B.文中呈现了该接口收发机控制器的具体实现方案,并且基于Xilinx的现场可编程门阵列中的高速串行收发器GTH,在6.25Gbit/s的数据速率下完成了4个通道的JESD204B接口收发机控制器的验证.

JESD204B接口协议中的8B/10B解码器设计

JESD204B是一种用于数据转换器和逻辑器件内部高速互连的行业新标准,可支持高达12.5 Gbit/s的多通道同步和串行数据传输。设计和实现了一种符合JESD204B协议规范的8B/10B解码器,除了能够正确解码外,还包括控制字符、判断电路、数据极性检测和错误码字检测电路。利用极性信息简化了解码电路,利用组合逻辑提高了检错和极性检测速度,采取并行处理的拓扑结构加快了电路运行速度。跟其他典型电路相比,在芯片面积上缩小了近50%,最高工作频率提高了25%,满足JESD204B协议的指标要求。

JESD204B协议中自同步加解扰电路设计与实现

作为JEDEC最新修订的AD/DA串行传输协议,JESD204B采用自同步扰码对数据链路层原始信号进行随机化转换,有效地避免了杂散频谱产生,减少了物理层误码概率。本文基于经典状态机结构对JESD204B协议中自同步加扰及解扰电路进行设计实现,文章阐述了协议中自同步扰码的原理细节,提出了一种加扰与解扰状态电路的设计方案,最终对该方案进行实现、仿真与综合。仿真与综合结果表明该方案充分兼容协议控制信号,功能完全符合协议要求,增强了加解扰电路的稳定性与容错性,同时提高了电路的处理效率,可应用于JESD204B高速串行接口电路设计中。

基于JESD204B协议高速并行8bit/10bit解码电路设计

提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码。所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449μm^(2)。后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传输速率12.5 Gibit/s的要求。将该解码电路用于支持JESD204B协议的高速数模转换器电路中,经测试,其传输速率最高达10.5 Gibit/s。

基于FPGA的JESD204B-光纤传输接口转换器设计

针对目前JESD204B接口转换器在高速数据采集传输系统中逐渐普及,但接口IP尚未开源且接口信号与数据分析存储设备无法对接的现状,设计了JESD204B-光纤传输接口转换器。转换器以FPGA为逻辑控制核心,自主设计了JESD204B信号的接口逻辑,并利用SFP光模块与Aurora协议完成光纤接口传输,通过DDR3 SDRAM进行数据缓存交互。最后对JESD204B链路的建立与整体转换器系统的数据传输进行了测试,验证了所设计的JESD204B接口可成功与外部采集卡建立链路,整体数据能够实现10 Gbps的传输速率,且数据传输稳定无误。