基于双锁相环的数据采集时钟电路设计及验证

基于模数转换器(Analog-to-Digital Converter,ADC)的数字测量系统,对采样数据的信噪比具有较高要求;在各项因素中,采样时钟的抖动对信噪比的影响最为突出。为滤除输入时钟的抖动,采用德州仪器双环路PLL架构的LMK04610芯片,设计了基于双锁相环的时钟电路;经测试,可以把频率为62.475 MHz源时钟大于7 ps的抖动降低到2 ps以下输出频率为499.8 MHz的时钟信号;提供给ADC芯片采样,其采样数据信噪比接近理论值。双锁相环滤除抖动方案,效果良好,可以为数字测量系统设计人员提供借鉴。

基于时钟消抖电路的高精度全局时钟同步设计

基于串行/解串器技术的核电子学时钟同步系统的抖动会逐级累积,为此设计了基于锁相环的时钟抖动消除电路。通过选择合适的环路滤波器带宽,可以将时钟抖动降低到9 ps左右。建立了附加抖动模型以估计时钟分发的最大级数。测试表明,时钟抖动消除电路能够保证全局时钟顺利分发下去,可以在实际工程设计中借鉴使用。