一种100 Gbit/s/400 Gbit/s光网络低时延FEC编译码的FPGA实现

在超100 Gbit/s光网络中,由于光信噪比恶化导致了误码严重等问题,因此在光网络中普遍使用前向纠错编码。传统的编码器时延大,不能满足目前高速光网络的需求,且与高速编码器相关的研究也非常少;译码器的研究大多集中在关键方程求解算法,针对降低时延方法的研究也较少。文章针对目前光网络中广泛使用的KP4前向纠错编码,即里德-所罗门(RS)(544,514)码,提出了递推并行的编、译码结构,并通过现场可编程门阵列实现,编码器吞吐量超过17 Gbit/s,延时<0.3μs,译码器吞吐量约为66 Gbit/s,延时约为0.17μs。