采用EMS算法的多元LDPC译码器的FPGA实现

针对多元低密度奇偶校验码(LDPC)译码器的资源消耗过大问题,设计了一种采用扩展最小和算法的低资源需求的多元LDPC译码器.采用以块为单位对信息进行迭代更新和Flooding传递调度策略的结构.为降低译码器的存储资源和逻辑资源,首先减小传递信息的深度,将变量节点更新和校验节点更新进行联合设计.同时,利用迭代时间差对变量节点更新和校验节点信息所需的资源进行复用.在具体实现中,对一个GF(64)域上码长为1044bit的非规则多元LDPC码,采用Xilinx公司XC4VLX60的现场可编程逻辑门阵列(FPGA)芯片设计了译码器.与现有文献相比,所提出的译码器结构可节约54%的存储资源和逻辑资源,且提高了译码速度和吞吐量.

基于多元LDPC码扩展最小和译码的软信息迭代生成算法

为克服多元LDPC码的扩展最小和(Extended Min-Sum,EMS)译码算法中对数似然比(Log LikelihoodRatio,LLR)生成及排序复杂度过高的问题,该文针对以BPSK为调制方式的编码调制系统,提出一种快速而简单的LLR生成算法。该算法采用一种低复杂度的迭代计算方式,可快速生成并排序LLR,适用于硬件实现的流水线结构,能够加速译码器的译码速度并提高译码器吞吐量。仿真结果表明:所提出算法对译码性能基本没有影响且极大降低LLR计算的复杂度,是一种适用于高速多元LDPC译码器前端实现的候选算法。

基于遗传思想的多元LDPC码拓展最小和改进算法

针对多元LDPC码的EMS译码计算量的问题,采用遗传算法的思想对其进行了改进,选择高度可靠的变量节点,针对这些特殊节点增加附加运算,即采用修正参数放大消息判决位对应符号置信值的方法,而其他置信值相对变小。这种方法通过加快收敛速度,减少了译码过程迭代的次数,最终能够减少译码计算量,节省计算资源。通过仿真结果及计算量分析,证明了改进算法能够在不影响译码纠错性能的情况下降低计算量。

面向物理层信息安全的QC-LDPC跳码设计

低密度奇偶校验(Low density parity check,LDPC)跳码可以在物理层基于跳变的校验矩阵进行差错控制编译码。准循环低密度奇偶校验码(Quasi-cyclic low density parity check code,QC-LDPC)因其良好的纠错性能和易于工程实现的优点而得到广泛应用。本文提出了一种简单且易于工程实现的QC-LDPC跳码设计方法。首先采用有限域的两类子群设计跳变的基矩阵,再通过基模图码的外信息转移算法对基矩阵散列的校验矩阵进行掩模,使跳变矩阵具有统一架构和快速编码结构。仿真和分析表明,设计的QC-LDPC跳码具有超大的跳变码集和良好的纠错性能,码集中LDPC码数目可达1034个,随着码长增加,码集中的LDPC码数目呈指数倍增加,其平均性能可与诸多协议中的LDPC码相当,可用于提升通信系统的可靠性和安全性。

CABAC算术编码器硬件优化实现

为了解决上下文自适应二进制算术编码器(CABAC,Context-based Adaptive Binary Arithmetic Coder)硬件实现吞吐率难以提高的问题,提出了基于数据流动态特性的电路优化方法.通过建立算法的数据流模型,提取出限制硬件实现性能的数据流反馈环路.针对上下文环路,采用3条迭代周期不同的子环路更新具有不同依赖周期的上下文变量,提高了时钟频率和吞吐率;对于字节打包环路,通过提取一类可简化电路结构的数据元素,并为之构建快速旁路,增加了环路的处理速度.基于上述方法并辅以基本的电路优化手段,设计实现在现场可编程门阵列(FPGA,Field-Programmable Gate Array)平台上频率可达309MHz,并且每个时钟周期处理一个编码符号.

OFDM系统的非二进制级联码性能分析

提出了一种新的级联码结构,将基于有限扩域的非二进制LDPC码和空时码级联,这种结构使得非二进制LDPC码不需要串并变换直接进行高阶调制,简化了系统结构,克服了串并变换所带来的误差.分析比较了不同域值的LDPC级联码系统在不同调制模式下基于高斯白噪声信道和多径衰落信道的误码性能和译码复杂度,结果显示,新的级联编码的OFDM系统的性能优于二进制级联编码的OFDM系统,在高斯信道,误码率为10-6时,GF(4)和GF(16)分别提高0.2 dB和0.3 dB,在多径信道,误码率为10-6时,GF(4)和GF(16)分别提高1 dB和2 dB增益,级联的非二进制LDPC码的域值越大,系统的性能越好,译码复杂度也相应提高,GF(4)域上的加法计算次数比GF(2)域上多了2倍,比GF(16)域多了10倍.