基于改进型LBP译码的LDPC码稀疏校验矩阵重建

针对LDPC码稀疏校验矩阵重建问题,基于改进型LBP译码的思想提出了一种高误码率下的LDPC码稀疏校验矩阵重建算法。首先,从码字矩阵中随机抽取部分比特构建码字分析矩阵,并对其做高斯消元求对偶空间;其次,通过判定对偶空间向量是否稀疏,提高了后续疑似校验向量判定的效率;最后,在接收码字个数不足时,利用已知校验向量结合改进型LBP译码方法纠正错误码字,加快LDPC码稀疏校验矩阵的重建速度,提高重建性能。仿真结果表明,所提算法在高误码率0.0045的条件下,对于IEEE802.11n协议下的(648,324)LDPC码,相比于现有算法,稀疏校验矩阵重建率提升了52.16%,可达到92.28%。

面向6G的QC-LDPC码

在各无线通信标准中,如Wi-Fi、WiMAX和5G标准等,都采用了QC-LDPC码作为数据信道的纠错编码方案。QCLDPC码的译码具有较高并行度,非常适合于高数据传输速率的通信系统。目前5G的QC-LDPC码虽然可以满足上行10 Gbps和下行20 Gbps的峰值速率需求。然而,面对未来6G无线移动通信系统对超过100 Gbps峰值速率的迫切需求,现有QC-LDPC编码正面临着前所未有的挑战。鉴于此,基于迭代阈值和距离上限等设计新QC-LDPC码,其最大提升值为1024,对应的基础矩阵兼容5G-BG1,可以兼容5G的译码方法。仿真结果表明,新LDPC码具有更高的译码吞吐量和更低的差错平层性能。

高误码率下基于随机抽取的LDPC码校验矩阵重建

为改善高误码率下LDPC码稀疏校验矩阵重建算法的性能,提出了接收码字个数充足和不充足条件下容错能力较强的校验矩阵开集识别算法。首先,通过多次随机抽取码字的部分比特构建新的码字空间,在较低维度下利用高斯消元法求解对偶向量并还原出校验向量;其次,利用该校验向量,采用“剔除错误码字”或“翻转最低不可靠位”的方法不断提高接收数据内无误码码组的比例进行迭代处理。仿真结果表明,所提算法在不同误码率、不同码长、不同码率、不同码字个数下均优于对比算法。对于IEEE 802.11n协议下的(648,324)LDPC码,当接收码字个数充足时,所提算法在误码率为0.003的条件下,其校验矩阵重建率能达到95%以上;当接收码字个数不足(码字个数为450)时,所提算法在误码率为0.0015的条件下,其校验矩阵重建率能达到90%以上。

PERFORMANCE OF SIMPLE-ENCODING IRREGULAR LDPC CODES BASED ON SPARSE GENERATOR MATRIX

A new method for the construction of the high performance systematic irregular low-density paritycheck （LDPC） codes based on the sparse generator matrix （G-LDPC） is introduced. The code can greatly reduce the encoding complexity while maintaining the same decoding complexity as traditional regular LDPC （H-LDPC） codes defined by the sparse parity check matrix. Simulation results show that the performance of the proposed irregular LDPC codes can offer significant gains over traditional LDPC codes in low SNRs with a few decoding iterations over an additive white Gaussian noise （AWGN） channel.

基于LDPC测量矩阵的压缩感知图像重建

测量矩阵是影响压缩感知信号重构效果的关键因素。为了研究重构性能好的测量矩阵,提出构造基于低密度奇偶校验码(LDPC)正则校验矩阵的测量矩阵。首先从理论上分析LDPC校验矩阵的性质,验证其有效性,然后采用渐进边增长算法构造矩阵,最后实验选取3个自然图像进行压缩采样重建,与常规的3种随机测量矩阵进行对比。实验结果表明,提出的测量矩阵重构性能良好,能提高压缩图像的分辨率、重建峰值信噪比,降低均方误差。

LDPC码稀疏校验矩阵的重建方法

针对LDPC码识别过程中的稀疏校验矩阵重建问题,研究并提出了3种算法。在分析和比较LDPC码与一般分组码识别模型的基础上,将LDPC码的识别问题定义为寻找码字对偶空间下某组稀疏基的数学问题。通过以校验向量行重作为优化对象,先后设计和实现了了2-阶行间线性变换、p-阶行间线性变换、线性关系有限穷举的3种矩阵稀疏化算法,力求实现无误码条件下对适度码长长度LDPC码校验矩阵的有效重建。测试结果表明,该算法适用于包括802.16e、802.11n、DVB-S2、GJB7296、GB20600在内的多种LDPC码标准。

基于矩阵分解的有限几何LDPC码的研究

随机构造的LDPC（low density parity check codes）码长的增加,所需存储空间过大,编码复杂度过高.针对该问题,研究了具有代数结构的有限几何LDPC码.基于有限域几何空间的点和线来构造校验矩阵,并通过矩阵行列分解得到不同码率、码长的非规则QC-LDPC码.该类LDPC码是准循环码,其编码复杂度与码长成线性关系,对应的Tanner图没有4环存在.仿真结果表明：MSK调制、AWGN信道条件下,该类码与类似参数的随机码相比较,当信道误码率为10-6时,译码增益约为0.05～0.15dB.

基于串行消息传递机制的LDPC码译码算法研究

在介绍LDPC码概念和基于洪水消息传递机制和积译码算法的基础上,引入基于串行消息传递机制的LDPC译码算法.该串行译码算法可基于校验节点或变量节点一定的顺序进行消息处理和传递,保证更新的消息能够快速进入迭代过程,从而改善消息传递的收敛特性;同时充分利用消息间相互关联的特点,融合消息传递步骤,可以降低所需的存储容量.分析了两种串行译码算法的算法复杂度,证明基于校验节点的串行译码算法能在很大程度上简化译码复杂度,并对比洪水译码算法,在AWGN信道下进行了性能仿真,仿真结果表明两种串行译码算法都使译码性能得到明显提高.

低复杂度的LDPC码联合编译码构造方法研究

LDPC码因为其具有接近香农限的译码性能和适合高速译码的并行结构,已经成为纠错编码领域的研究热点。LDPC码校验矩阵的构造是基于稀疏的随机图,所以该类码字编码和译码的硬件实现比较复杂。以单位阵的循环移位阵为基本单元,构造LDPC码的校验矩阵,降低了LDPC码在和积算法下的译码复杂度。同时考虑到LDPC码的编码复杂度,给出了一种可以简化编码的结构。针对该方案构造的LDPC码,提出了消除其二分图上的短圈的方法。通过大量的仿真和计算分析,本文比较了这种LDPC码和随机构造的LDPC码在误码率性能,圈长分布以及最小码间距估计上的差异。

LDPC编码中大矩阵求逆及存储的一些方法

低密度奇偶校验(LDPC)码在CMMB、DVB-S2及地面数字电视国家标准(GB20600-2006)等标准中得到了广泛的应用,LDPC码在码长较长时优势才比较明显,而在进行编码运算时码长较长会遇到大矩阵求逆及存储方面的问题,就此提出一些大矩阵求逆及存储的方法,简化了LDPC编码运算时的复杂度。

一种基于本原多项式的LDPC码构建新算法

在分析传统LDPC编码方式的基础上,提出一种基于本原多项式实现LDPC编码的新方法。根据特定LDPC码长选择合适的本原多项式作为子矩阵,对子矩阵进行行列分解、组合,最终构建LDPC码校验矩阵H。仿真实验结果和工程应用证明:新算法构建的LDPC码在恶劣的通信环境下,误码率、误帧率优于传统Mackay-LDPC码,具有较好的性能。

基于DSP的LDPC码通用快速编码器设计

针对CCSDS 131.1-O-2中给出的一类适用于深空通信的准循环LDPC删余码进行研究,分析了两种常见的编码算法的复杂度,改进了"贪婪算法",并提出了一种新的矩阵压缩方法,该方法较大地降低了编码复杂度,并且适用于所有LDPC码。最后,基于TMS320C6416 DSP平台,在两种编码算法下实现了LDPC码的高速编码,最高编码速率可达100 Mbit/s。

可配置LDPC码译码器的FPGA设计与实现

作为LDPC码的一个重要分支,QC_LDPC码在LDPC码的研究领域内吸引了越来越多的注意力。很多实际通信系统中都使用多码率QC_LDPC码作为信道编码方案,以实现多码率可靠通信。为了实现同时支持几种不同码率和码长的QC_LDPC码译码器,提出了一种基于基矩阵的译码器结构,并且采用归一化最小和算法作为译码算法,它能够在保证译码性能的同时降低译码器硬件实现复杂度。最终通过Verilog HDL语言,利用现场可编程门阵列FPGA实现了能够非常灵活的配置不同码率和码长的QC_LDPC码译码器。

基于预编码系统的LDPC-SSD性能研究

为有效提高通信系统在无线衰落信道中的性能,提出一种基于预编码的低密度奇偶校验码编码的信号空间分集(LDPC-SSD)系统。将信号空间分集旋转矩阵看作一个码率为1的编码器。在信号空间分集矩阵前加入一个预编码器。给出预编码器的3个设计准则。在无线衰落信道下,仿真基于预编码的LDPC-SSD系统。仿真结果表明,该方案比没有预编码的LDPC-SSD系统在衰落信道下具有更好的性能。

800Mbps准循环LDPC码译码器的FPGA实现

本文提出了一种适用于准循环低密度校验码的低复杂度的高并行度译码器架构。通常准循环低密度校验码不适于设计有效的高并行度高吞吐量译码器。我们通过利用准循环低密度校验码的奇偶校验矩阵的结构特点,将其转化为块准循环结构,从而能够并行化处理译码算法的行与列操作。使用这个架构,我们在Xilinx Virtex-5LX330FPGA上实现了(8176,7154)有限几何LDPC码的译码器,在15次迭代的条件下其译码吞吐量达到800Mbps。

基于LDPC码和物理层网络编码的联合信道编码技术

将LDPC信道编码与物理层网络编码结合起来,通过码字叠加的原理,提出了一种新的联合信道编码技术。该技术通过将中继节点处经过网络编码的信号作为冗余码,与原编码信号共同组成联合编码信号,有效降低了通信系统的误比特率,提高了系统传输性能。

一种用于规则QC-LDPC码的高效译码方法

针对一类规则QC-LDPC码,提出一种高效的Log-BP译码方法,通过矩阵分裂,将原监督矩阵分裂成多个小矩阵,将原本的校验节点更新运算拆分成多次处理,以降低log-BP迭代运算的复杂度,给出该方法的迭代运算顺序。与现有的log-BP译码方法相比,该方法在相同的码速率下,校验节点运算单元与变量节点运算单元总规模减小了1/3;在相同的硬件资源下,译码速率提高了1/3,且校验节点运算单元与变量节点运算单元结构趋于对称,有利于设置更少的流水线级数、获得更好的时钟性能。

基于消息传递的LDPC码硬判决解码算法建模

提出了一种以奇偶校验和作为消息传递的 L DPC码硬判决的解码方案 .该方案以奇偶校验方程是否满足约束为条件 ,从而决定接收分组中的错误位 ,并对错误位进行翻转 .分析了迭代消息流传递机制和迭代解码过程 ,最后提出一种具体可实现的解码算法模型 .

非规则LDPC码的奇偶校验矩阵设计

提出了一种基于置换矩阵的非规则低密度奇偶校验(LDPC)码的校验矩阵设计方法。这种新的校验矩阵的设计以单位矩阵的循环移位阵为基本单元,目的是通过对上三角矩阵进行矩阵变换、行和列的位置交换等方法减少1的个数,从而避免短环长度为4的出现。仿真结果表明,当迭代次数增大到10时,误码率曲线得到很好的改善,并且可以得到0.930码率。

一种LDPC码编码器设计方案的研究

介绍一种 L DPC码的编码器设计方案。L DPC码编码器设计的关键问题是构造低密度奇偶校验矩阵 ,文中以矩阵 -作为子矩阵 ,通过 -对矩阵适当的组合排列 ,构造出低密度奇偶校验矩阵 ,由该矩阵构造出规则 L DPC码 ,并设计准规则 L DPC码编码器。