IEEE 802.16e中LDPC译码器的实现

面向IEEE802.16e中LDPC码,分析了各种译码算法的译码性能,归一化最小和(NMS)算法具备较高译码性能和实现复杂度低的特点。提出一种基于部分并行方式的LDPC译码器结构,可以满足IEEE802.16e中非规则LDPC码的译码要求。在FPGA上实现了该译码器,数据吞吐率可以达到130Mb/s。

基于FPGA最大迭代次数可变的LDPC译码器设计

文章给出了一种基于FPGA最大迭代次数可变的LDPC译码器设计方法。与传统的固定的最大迭代次数译码相比,该方法将译码的实际迭代次数少于分配的最大迭代时间用于对下一帧数据的译码,可以有效利用LDPC迭代译码过程中的空闲时间,来提高译码器的译码性能。在同样的数据吞吐率下,有效地提高了译码性能,而在同样的译码性能情况下,有效地降低了使用的FPGA硬件资源。非常适合译码性能要求高条件下实时高速译码器的设计。

面向NAND闪存的高能效LDPC译码器结构设计

LDPC码纠错性能极佳,可作为NAND闪存数据的新型纠错编码方案。然而,传统基于最大迭代周期来确定译码器处理速度的保守设计方法,降低译码电路的处理能效。基于这个问题一种自适应电压频率调节的高能效LDPC译码器结构被提出,该结构能够动态地调节译码器的工作频率和电压,使得电路在满足实时性能需求的同时降低处理能耗。在此基础上,采用28nm工艺完成LDPC译码器的逻辑综合。实验结果表明,不同信道噪声下译码器的功耗能够降低24.7%-61.4%,能效提升1.3-2.5倍。

高速码率兼容DVB-S2的LDPC译码器的FPGA实现

提出了一种基于现场可编码门阵列(field programmable gate Array,FPGA)的高速码率兼容第二代数字电视广播(digital video broadcast:second generation,DVB-S2)标准的低密度奇偶校验码(low density parity check codes,LDPC)译码器架构,通过对DVB-S2的LDPC码校验矩阵进行初等变换得到新的矩阵,由准循环(quasi-cyclic,QC)子矩阵和行变换下三角双对角子矩阵(transformation of staircase lower triangular,TST)组成。提出的译码器架构QC部分利用现阶段研究最多的准循环QC-LDPC译码器技术,而对于TST部分,只需兼容QC矩阵部分,提出的架构可以按照QC的架构而动态地改变TST的并行路数,而且分开存储TST与QC的更新消息,保证了码率兼容。基于Xilinx XC7VX485T FPGA的验证结果表明,5种码率兼容的DVB-S2 LDPC译码器,可到达时钟频率250 MHz,最大迭代次数20次,对应的译码器最大吞吐量为2.5 Gbit/s。

采用并行分层译码的LDPC译码器设计研究

基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积。该硬件设计使用TSMC65nm工艺实现,并在实现中使用IEEE802.16e中的1/2码率LDPC码。该译码器设计在迭代次数设置为10次时可实现1.2Gb/s的译码速率,芯片面积1.1mm2。译码器设计通过打孔产生1/2至1之间的连续码率。

存储紧缩性高速QC-LDPC译码器的FPGA实现

提出了一种高速部分并行准循环低密度奇偶校验码(quasi-cyclic low density parity check codes,QC-LDPC)译码器架构和该架构下的2种紧缩性存储策略,采用将多个相邻行的硬判决码字和外信息压缩到一个存储单元、硬判决待输出码字信息紧缩性存储及相对应的高速译码器架构,不仅减少了用于硬判决码字的存储块的数量,而且可以便于一个时钟周期内对多个数据同时进行访问并处理,从而提高了译码器的数据处理吞吐量。通过采用Xilinx XC4VLX160 FPGA 实现CCSDS标准中的LDPC译码器验证了文中提出的这种紧缩性存储策略及其高速译码器架构可以有效地利用FPGA资源来实现高速译码器,实现结果显示该译码器在布局布线后时钟频率可以工作在250 MHz,译码器采用14次迭代,对应2 Gb/s的译码吞吐量。

一种低码率的LDPC译码器的设计研究

为满足超晶格密钥分发系统在安全素描过程中对纠错速率和纠错能力的要求,本文给出了一种低码率的LDPC译码器设计。通过理论分析和仿真结果分析相结合的方法,对LDPC译码器的设计方法进行了研究,给出了译码器的FPGA实现方法。用Xilinx公司提供的Vivado软件自带的仿真工具对译码器的功能进行验证,并在Xilinx公司Virtex7系列的XC7VX485T-2FFG1761芯片上综合测试。结果表明,本文实现的译码器最大工作频率为235.76 MHz,在最大迭代次数为20次的情况下,译码器吞吐量可达225.54 Mb/s,能够满足超晶格密钥分发系统的功能实现需求。

一种适用于概率LDPC译码器的双路更新边缘存储器

针对采用传统边缘存储器结构的概率低密度奇偶校验(Low Density Parity Check,LDPC)译码器中仍存在锁存问题的现象,借鉴全并行Turbo译码器中的多路更新策略,提出了一种增强的变量节点和校验节点双路更新边缘存储器结构。利用双路更新结构引入的增强随机选择特性,可以显著降低概率迭代译码过程中的锁存现象。仿真分析表明,相比于单路更新结构,采用双路更新边缘存储器结构的概率LDPC译码器能够在误比特率接近10-4量级处获得0.4 dB左右的译码性能增益,同时也能够显著降低迭代译码周期数量,提升译码速率。

多码率、多码长LDPC译码器的设计与实现

针对IEEE802.16e标准,基于层译码算法(TDMP)提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计,可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真,使用的FPGA芯片为Virtex4-xc4vfx12-sf363-12,最大工作频率为170.278 MHz,译码吞吐量可达到128.77 Mb/s。最后,通过搭建软硬件协同验证平台验证设计的正确性,并将验证的结果与Matlab仿真结果进行了对比。

基于DTMB标准的新型LDPC译码器实现

针对中国数字电视地面广播标准(DTMB),提出一种新的半并行结构的LDPC译码器.该译码器采用分层消息传递机制,与传统的泛洪传递机制相比,减少了迭代次数,提高了译码器吞吐率;同时,通过切割子矩阵的方法,进一步提高译码器的串行度,降低了译码器硬件资源的占用.最后,译码器采用了一种基于桶形移位器的交叉网络来传递数据,不仅降低了连线复杂度,而且在不改变硬件结构的情况下,可以同时支持DTMB系统三种码率的LDPC译码.

可消除分层译码器访问冲突的LDPC码构造

针对普通低密度奇偶校验（LDPC）码校验矩阵导致的行分层译码器访问冲突问题，基于渐进边增长（PEG）算法提出了一种新的LDPC码构造算法，即行方向冲突规避块（RCAB）PEG构码算法——RCAB-PEG算法，该算法通过逐行建立基础校验矩阵来构造准循环LDPC（QC．LDPC）码，并支持行间非零元素规避。新构造的码不会导致访问冲突延迟，故能使分层译码器免除有关复杂设计，节省硬件资源，提高译码速率。采用该算法所构码的典型分层译码器速率能提高到原来的1．33倍。仿真表明，该算法构造的码，误码性能与Block－PEG码及WiMAX和DVB－SII等标准码相当。

非正则LDPC码部分并行译码器设计

由于卓越的纠错性能,LDPC码得到了越来越多的关注,以有效的硬件实现LDPC译码器也成为了一个重要的课题。该文根据BP_Based译码算法,提出了一种部分并行的非正则LDPC译码器结构。它通过列交换处理,校验矩阵形成了k个子矩阵,子矩阵之间数据以并行机制处理。这种实现方法解决了当校验矩阵为完全随机时,硬件资源和数据吞吐量平衡的问题。该译码器码长为3 944 b,使用Xilinx的Virtex-ⅡPro70芯片实现。结果表明,当迭代次数为20次时,数据吞吐量达到了6.5 Mb/s。

面向60 GHz系统的多码率LDPC分层译码器的设计

针对60 GHz通信系统中的IEEE 802.11ad标准,提出了一种双层同步迭代式多码率LDPC分层译码器的结构。利用码率越低LDPC校验矩阵越为稀疏的特点,将所有码率下的校验矩阵压缩到单一检验矩阵,以便支持LDPC多码率译码。同时,使用分层译码算法,有效减少迭代次数。基于推荐结构,在Vertex-6 FPGA上实现了支持IEEE 802.11ad标准的4种码率的LDPC译码器,LUTs资源使用量为34%,最高净吞吐率达到3.507 Gb/s。比较结果表明,推荐结构有着低复杂度、高吞吐率的特点。

基于FPGA的WIMAX LDPC码编译码器的设计

提出了一种适合于WIMAX标准的所有码长和码率LDPC码的编码器结构,充分利用了校验矩阵的特点降低硬件实现复杂度.设计了一种基于TDMP-NMS算法的码长码率均可配置的支持连续译码的LDPC码译码器,支持该标准中所有码长和码率LDPC码的译码,通过仿真得出了在保证译码器误码率性能前提下的最优量化比特位宽和各码率的最优归一化因子.采用一种新的适合于TDMP算法的动态迭代停止准则,结果表明,所采用的方案有效降低了译码器的资源消耗,提高了吞吐率.

基于FFT-BP算法的多元域LDPC码译码器设计与FPGA实现

GF(q)域上的LDPC码是二进制LDPC码的扩展,它具有比二进制LDPC码更好的纠错性能。FFT-BP算法是高效的LDPC码译码算法,本文在GF(4)域上探讨该算法的设计与实现。本文的创新之处在于,根据FFT-BP算法的特点设计了一种利用Tanner图进行信息索引的方式,简化了地址查询模块的设计。实验表明,在归一化信噪比为2.6dB时,译码器的误码率可达到10-6。

IEEE802.16e标准LDPC译码器设计与实现

LDPC码自在上个世纪90年代被重新发现以来,以其接近香农极限的差错控制性能,以及译码复杂度低、吞吐率高的优点引起了人们的关注,成为继Turbo码之后信道编码界的又一研究热点。利用FPGA设计并实现了一种基于IEEE802.16e标准的LDPC码译码器。该译码器采用偏移最小和(Offset Min-Sum)算法,其偏移因子β取值为0.125,具有接近置信传播(Belief Propagation)算法浮点的性能。译码器在结构上采用了部分并行结构,可以灵活支持标准中定义的所有码率和码长的LDPC码的译码。此外,该译码器还支持对连续输入的数据块进行处理,并具有动态停止迭代功能。硬件综合结果表明,该译码器工作频率为150MHz时,固定15次迭代,最低可达到95Mb/s的译码吞吐率,完全满足802.16e标准的要求。

动态自适应低密度奇偶校验码译码器的FPGA实现

在复杂深空通信环境中，自适应能力的强弱对低密度奇偶校验（LDPC）码译码器能否保持长期稳定工作具有重要影响。该文通过对DVB—S2标准LDPC码译码器各功能模块的IP化设计，将动态自适应理论参数化映射到各功能模块中，实现动态自适应LDPC码译码器的设计。基于StratixIV系列FPGA的验证结果表明，动态自适应LDPC译码器可以满足不同码率码长及不同性能需求下的译码。同时，单译码通道可以保证译码数据信息吞吐率达到40．9-71．7Mbps。

IEEE 802.11n LDPC译码的设计与实现

提出了一种针对IEEE 802.11n准循环非规则LDPC译码器VLSI的设计方法.设计使用了交互信息存储器最小化设计策略,交互信息存储器与基矩阵有值点一一对应原则,最大程度减少了存储器的开销.校验节点处理采用了一种层次化偏置的最小项算法来降低复杂度,并选出合适的偏置量来提高译码器性能.采用SMIC 0.13μmCMOS工艺设计并实现了该译码器,在时钟频率为133.3MHz时,最大数据吞吐率为100Mb/s,功耗为73mW.

双状态机在LDPC码译码实现中的应用

FSM(Finite State Machine,有限状态机)的核心功能是能描述一系列具有逻辑顺序的事件,并能有效管理各个事件执行的步骤,它是一种较为特殊的时序电路。本文分析了LDPC码译码器的主控程序的结构,结合有限状态机的设计思想,采用了两个状态机交替工作的机制,在FPGA上实现了译码器的主控模块,使初始信息存储模块、校验消息处理模块、变量消息处理模块、累加模块及校验模块有序工作,实现了模块间的无缝链接,使译码器工作稳定可靠。

用于实现并行行列联合译码的QC-LDPC码构造方法

针对普通低密度校验（LDPC）码制约行列联合（JRC）译码算法并行度提高的问题，基于块渐进边增长（BPEG）算法，提出了一种用于并行JRC译码的LDPC码构造方法。该方法构造的准循环LDPC码（QC-LDPC）基矩阵由含r（r为大于1的整数）行的行组构成，允许一个行组内的r 行进行并行JRC运算。仿真结果表明，用上述构造方法构造的LDPC码与BPEG码的误码性能相当。硬件实现表明，用此构造码的并行译码器的速率能达到典型传统准循环译码器的3倍以上，为面向译码器的LDPC码构造提供了范例。