一种快速位同步的VHDL实现

阐述了一种基于VHDL实现的快速位同步方案,改进了传统的超前-滞后型数字锁相环(LL-DPLL)提取位同步信息的方法,使得同步捕捉时间极大地缩短,在最坏条件下位同步捕捉时间将比传统方法快数十倍.简要地分析了该位同步实现方案的各项基本性能,并以实验测试验证了设计原理.

基于FPGA的DPLL设计与仿真实现

本文分析了超前滞后型数字锁相环(LL-DPLL)的基本组成和工作原理,用VHDL语言对该系统进行了设计,给出了数字锁相环电路3个主要模块的设计方法及仿真结果,得到了该系统的顶层电路,最后根据整个系统的仿真结果分析了系统的稳态性能。整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果。

基于Verilog的“加”、“扣”脉冲式数控振荡器设计

"加"、"扣"脉冲式数控振荡器(DCO),主要应用于超前滞后型全数字锁相环。本文用Verilog的有限状态机设计"加"、"扣"脉冲式数控振荡器。根据输入信号的相位比本地估算信号相位超前或滞后的信息对本地信号进行"扣"或"加"脉冲,实现本地信号对输入信号的相位锁定。