一种混合结构高速LDPC编码器的FPGA实现

分析了准循环低密度奇偶校验码生成矩阵的结构特点,讨论了硬件可实现的三种常见编码器结构,提出了一种混合结构的FPGA实现方法。通过利用循环矩阵的结构特性,增加少量硬件开销,就可以实现编码器高速编码,满足高速通信需求,吞吐量达1.36Gb/s。

260M光电轴角编码器结构及原理

本文介绍了光电轴角编码器光学、机械结构及原理；码盘设计及各码道功能；校正及电调零原理。

802.11ac LDPC编码器实现研究

文章参照802.11ac草案r21,提出了适用于IEEE 802.11ac系统中LDPC编码器的设计。设计充分利用802.11ac系统中LDPC码的特点,校验矩阵中的每个元素都是单位阵的准循环矩阵,研究其运算特征,提出有效的线性编码算法以及硬件实现结构。运行时间以及吞吐量满足草案需求。

分层近似规则LDPC码的编码器设计

提出一种分层近似规则(LAR)LDPC码的构造方法及其编码器的设计方案.该方案在现有的RU算法的基础上,完全去掉了前向替换(FS)的步骤,并引入循环移位寄存器结构来处理密矩阵与向量的乘法,使其硬件复杂度从与密矩阵维数平方成正比,下降到只与其维数成正比.与RU算法相比,新方案缩短了编码器的编码延时,提高了吞吐量,还对不同码长和码率的应用具有线上重构的灵活性.仿真结果表明,分层近似规则LDPC码具有与随机构造的规则码极其相近的纠错性能,具有很高的实用参考价值.

一种新型的增量式序位码编码器

提出了一种多探头k分割编码结构原理及一种新型的增量式序位码编码器结构，可有效地增加码盘容量．提高分辨率并减少码道标志数，可缩小码盘尺寸．

802．11ac系统LDPC编码器实现研究

本设计充分利用802．11ac系统中LDPC码的特点，校验矩阵中的每个元素都是单位阵的准循环矩阵，研究其运算特征，提出有效的线性编码算法以及硬件实现结构，运行时间以及吞吐量满足草案需求。

MPEG-4编、解码器容错技术的研究

在分析MPEG-4码流结构的基础上,对编码器提出了两点改进:一是对DCT系数不采用AC预测编码;二是对B帧宏块的4种编码模式全部编码。实验表明,这两点改进在基本不降低编码效率的条件下提高了对错误的抵抗力。在解码端提出了一种既能检测本数据包差错又能防止下一数据包头被错误解码的方法。针对B帧差错块的恢复,提出了一种基于运动矢量估计的方法,能有效地解决直接拷贝参考帧相应宏块所引起的图像错位问题。

一种新的脉动阵列RS码编码方法

本文首先讨论了一种适用于高速场合的RS编码器的算法与结构—它由1+r个脉动单元组成,其中r为校验位的数目。这种编码算法是基于码生成元矩阵的柯西表达,编码器中没有限制其开关速度的全局时钟,故可在高速场合中得到应用,然后给出了一种应用于该编码器的改进方案:该方案消除了柯西单元中的除法器,并且还没有了求逆运算,故降低了编码器的复杂度,可有效地加速编码器的数据吞吐率,从而使其更适用于极高速场合。

基于ACE约束的S-IRA编译码器设计

考虑到结构化非规则重复累积码具有准循环的结构便于硬件实现,采用了结构化非规则重复累积码进行编码器设计。准循环矩阵的构造采用了基于ACE约束的PEG填充构造方法。结合所用码型的特点,设计出了简单有效的编码流程图。译码方面,采用了分层修正最小和译码算法,并设计出了译码器结构。

基于视频监控应用的改进的H.263算法

介绍了H .2 6 3视频压缩算法的编码器结构以及码流语法结构 .通过深入研究 ,提出了对H .2 6 3算法的基于视频监控应用的 3点改进 :定制量化器 ,分散更新Intra块 ,设置监控窗口 .研究了DCT/IDCT快速算法 ,并直接采用MMX实现了DCT/IDCT和运动向量估计等大运算量模块 .通过实验 ,对比了使用不同量化器的效果 .应用本文提出的方法 ,完整地实现了整套基于H .2 6 3的软件监控系统 ,在实际中得到较好的应用 .

一种改进的QC-LDPC码码型构造(英文)

低密度奇偶校验码(LDPC codes)码是一种性能接近香浓限得线性分组码,而准循环低密度奇偶校验码(QC-LDPC codes)是LDPC码的一个重要子类。本文中,我们提出了一种基于QC-LDPC码的改进码型,仿真结果表明在中长帧长时改进码型的性能要优于QC-LDPC码,且由于其该码的特殊结构,该码较之与QC-LDPC码更易于编码器实现。