弱耦合协处理器设计方法研究——以人工智能应用为例

近些年随着人工智能、大数据、元宇宙等应用的蓬勃发展和半导体工艺进步的放缓,软件应用与硬件性能之间出现了巨大的算力鸿沟,通过软硬件协同设计的特定领域架构作为应对方案得到了学术界和工业界的广泛关注和认可.所以针对特定领域应用的核心需求设计专用协处理器,研究专用协处理器的设计方法,对于提高软件应用性能和效率,提升硬件设计效率等问题具有重大意义.本文分析了不同耦合度和不同负载需求的协处理器设计空间,重点研究了弱耦合协处理器的设计方法,包括基于RISC-V定制指令设计协处理器指令架构、弱耦合协处理器在不同应用场景下的控制交互接口、访存接口和设计框架;同时归纳总结了人工智能应用的共性需求和人工智能协处理器研究现状;并给出了两种面向不同人工智能应用场景的弱耦合协处理器设计实例,为提高协处理器设计效率提供了有效支撑.

基于RISC V的模块复用SM4密码协处理器的设计

针对当前网络数据量大,同时人们对网络数据保密的重视及需求的提高等问题现状,设计并实现了基于蜂鸟E203开源RISC V处理器的SM4密码协处理器。以蜂鸟E203 MCU平台为基础,通过5条自定义扩展指令在蜂鸟E203上扩展了SM4密码协处理器,用户可通过在软件端编写程序代码调用协处理器核进行数据的加解密,与无扩展指令相比,其吞吐率可达153.75倍。同时研究SM4加解密算法,针对密钥扩展和加解密部分重复的算法采用模块复用实现,以减小电路面积。在UMC 28 nm工艺下,SM4加密核综合后面积为7098.8μm^(2),时钟频率最高可达200 MHz,数据吞吐率可达775.758 Mbit/s。SM4协处理器在时钟频率为100 MHz下数据吞吐率可达150.588 Mbit/s。

基于轻量级的RISC-V异构处理器的安全模型研究

面对物联网的快速发展,需要低延时、高性能的处理器来实现关键数据的传输和保护,同时要提高处理器的硬件安全,减少非法用户对处理器的攻击。结合当前开源第五代精简指令集(Reduced Instruction Set Computing-Five,RISC-V)处理器架构优点,与现场可编程门阵列(Field Programmable Gate Array,FPGA)相结合,设计了异构处理器,提出了基于密码的安全启动模型。首先,细化RISC-V异构处理器的体系结构,设计轻量级密码启动安全模型TrustZone,实现处理器性能与安全的平衡,并结合FPGA的优点,实现定制化的专用协议与业务通信。其次,提出当前RISC-V异构处理器可实现的便捷途径,并基于此进行模型搭建和测试验证。验证结果表明,虽然采用TrustZone安全度量后处理器启动时间有所增加,但针对轻量级的处理器应用场景,在增强处理器安全的前提下,该启动时间开销是可以接受的。

ChattyGraph:面向异构多协处理器的高可扩展图计算系统

现阶段,随着数据规模扩大化和结构多样化的趋势日益凸现,如何利用现代链路内链的异构多协处理器为大规模数据处理提供实时、可靠的并行运行时环境,已经成为高性能以及数据库领域的研究热点.利用多协处理器(GPU)设备的现代服务器(multi-GPU server)硬件架构环境,已经成为分析大规模、非规则性图数据的首选高性能平台.现有研究工作基于Multi-GPU服务器架构设计的图计算系统和算法(如广度优先遍历和最短路径算法),整体性能已显著优于多核CPU计算环境.然而,这类图计算系统中,多GPU协处理器间的图分块数据传输性能受限于PCI-E总线带宽和局部延迟,导致通过增加GPU设备数量无法达到整体系统性能的类线性增长趋势,甚至会出现严重的时延抖动,进而已无法满足大规模图并行计算系统的高可扩展性要求.经过一系列基准实验验证发现,现有系统存在如下两类缺陷:(1)现代GPU设备间数据通路的硬件架构发展日益更新(如NVLink-V1,NVLink-V2),其链路带宽和延迟得到大幅改进,然而现有系统受限于PCI-E总线进行数据分块通信,无法充分利用现代GPU链路资源(包括链路拓扑、连通性和路由);(2)在应对不规则图数据集时,这类系统常采用过于单一的设备间数据组织和移动策略,带来大量不必要GPU设备间经PCI-E总线的数据同步开销,导致本地性计算同步等待时延开销过大.因此,充分地利用各类现代Multi-GPU服务器通信链路架构来设计可扩展性强的图数据高性能计算系统亟待解决.为了达到Multi-GPU下图计算系统的高可扩展性,提出一种基于混合感知的细粒度通信来增强Multi-GPU图计算系统的可伸缩性,即采用架构链路预感知技术对图结构化数据采用模块化数据链路和通信策略,为大规模图数据(结构型数据、应用型数据)最优化选择数据交换方法.综合上述优化策略,提出并设计了一种面向Multi-GPU图并行计算系统ChattyGraph.通过对GPU图数据缓冲区优化,基于OPENMP与NCCL优化多核GPU协同计算,ChattyGraph能在Multi-GPU HPC平台上自适应、高效地支持各类图并行计算应用和算法.在8-GPU NVIDIA DGX服务器上,对各种真实世界图数据的若干实验评估表明:ChattyGraph显著实现了图计算效率和可扩展性的提升,并优于其他最先进的竞争对手性能,计算效率平均提升了1.2×-1.5×,加速比平均提升了2×-3×,包括WS-VR和Groute.

基于RISC-V的SM2点乘运算协处理器设计

针对SM2国密算法在有限域上大数运算结构复杂、运算开销大的问题,通过研究SM2国密算法在二元扩域下的椭圆曲线点乘运算及其相关基础运算,设计了一种基于RISC-V指令集的椭圆曲线点乘运算加速协处理器。协处理器采用三级流水线结构,提高了计算效率。处理器内部集成9条自定义指令,可协助支持RISC-V的主处理器快速完成SM2国密算法。Vivado仿真结果表明,本设计各流水级功能正常,将协处理器烧录至Xilinx XC7A100T FPGA上,在200 MHz频率下运行结果正确,达到预期目标。

LS MPP协处理器的通信机制及其VLSI实现

文章首先介绍了LSMPP协处理器的通信机制,即通信网络、通信部件及通信调度的设计。通信网络采用网格互连并补充沿行或沿列的播送互连,非常适合图像匹配算法;通信部件穴路由器雪把位并行互连转换为位串行互连,从而减少芯片的设计复杂度及实现小型化目标;同时通过适当的指令调度策略实现路由器指令和其它指令的并行执行,指令的并行可以使数据交换隐含的实现,较好的解决了PE间的通信瓶颈问题,着重讨论了在版图设计中时钟控制信号的走线问题。

RSA密码协处理器的实现

密码协处理器的面积过大和速度较慢制约了公钥密码体制RSA在智能卡中的应用 .文中对Montgomery模乘算法进行了分析和改进 ,提出了一种新的适合于智能卡应用的高基模乘器结构 .由于密码协处理器采用两个 3 2位乘法器的并行流水结构 ,这与心动阵列结构相比它有效地降低了芯片的面积和模乘的时钟数 ,从而可在智能卡中实现RSA的数字签名与认证 .实验表明 :在基于 0 3 5 μmTSMC标准单元库工艺下 ,密码协处理器执行一次 10 2 4位模乘需12 16个时钟周期 ,芯片设计面积为 3 8k门 .在 5MHz的时钟频率下 ,加密 10 2 4位的明文平均仅需 3 74ms.该设计与同类设计相比具有最小的模乘运算时钟周期数 ,并使芯片的面积降低了 1/ 3 .这个指标优于当今电子商务的密码协处理器 ,适合于智能卡应用 .

基于协处理器的HBase区域级第二索引研究与实现

针对HBase全表扫描查询效率问题,对HBase第二索引功能进行研究,实现一种基于HBase协处理器的服务端区域级第二索引扩展功能。通过将索引维护与查询放到服务端完成,极大地减少了网络通信开销。索引文件使用HFile格式组织。利用HFile成熟的编程接口以及高效的读写性能,使得索引维护变得简单易行,也保证了索引读写的效率,提供了高效的查询性能。实践表明,该索引扩展机制能有效地满足集群应用中对大数据集的第二索引查询功能需求。

基于网络处理器及协处理器的高速网IDS的研究

随着高速网技术的不断成熟,网络数据的传输速度与传统IDS(入侵检测系统)的检测能力之间的差距越来越大,已成为在高速网络环境中实现网络安全所要解决的一个重要问题。文章提出了一种基于网络处理器及应用层匹配查找协处理器的硬件解决方案,来实现高速网络环境的入侵检测。此架构易于升级,针对于实现千兆带宽的网络入侵检测具有很强的应用前景。

可重构密码协处理器指令系统的设计方法

可重构密码协处理器是采用可重构体系结构的思想和方法设计而成的,用于对数据进行加/解密处理的集成电路芯片,它能够灵活、快速地实现多种不同的密码算法。文章提出了可重构密码协处理器的指令系统的设计方法,并评估了按照该方法所设计的指令系统的特性。

高性能可扩展公钥密码协处理器研究与设计

本文提出了一种高效的点乘调度策略和改进的双域高基Montgomery模乘算法,在此基础上设计了一种新型高性能可扩展公钥密码协处理器体系结构,并采用0.18μm 1P6M标准CMOS工艺实现了该协处理器,以支持RSA和ECC等公钥密码算法的计算加速.该协处理器通过扩展片上高速存储器和使用以基数为处理字长的方法,具有良好的可扩展性和较强的灵活性,支持2048位以内任意大数模幂运算以及576位以内双域任意椭圆曲线标量乘法运算.芯片测试结果表明其具有很好的加速性能,完成一次1024位模幂运算仅需197μs、GF(p)域192位标量乘法运算仅需225μs、GF(2m)域163位标量乘法运算仅需200.7μs.

可重构密码协处理器简介及其特性

可重构密码协处理器是采用可重构体系结构的思想和方法设计而成的,用于对数据进行加/解密处理的集成电路芯片,它能够灵活、快速地实现多种不同的密码算法。文章简要介绍了可重构密码协处理器的设计方法和使用方法,并对其灵活性、安全性、性能和规模进行了分析。

一种新型硬件可配置公钥制密码协处理器的VLSI实现

提出了一种新型的硬件可配置的密码协处理器,同时适用于 GF(p)和 GF(2m)两种域,可以实现 RSA和 ECC 两种目前主流的加密算法。同时又具备硬件可配置的特点,可以完成 32～512bit 的模乘运算而无需对硬件做任何修改。本文的密码协处理芯片用 TSMC 0.35μm 标准单元库综合,可以工作在 100MHz 时钟下,等效单元 45k 等效门,512bit 的模乘运算速度可以达到 190kbit/s,一次椭圆曲线上的 233bit 的点加运算只需 18μs。

基于安全协处理器保护软件可信运行框架

软件可信运行是许多应用领域的基础,但恶意主机问题使得很难保证一个软件可信运行。在传统的基于硬件加密平台保护软件可信运行机制中,运行于安全硬件中的代码和运行于主机中的代码不在同一个执行上下文中,因此难以给用户提供完善的保护策略。为此,提出了一种新的基于安全协处理器保护软件可信运行的框架,在该框架下,软件设计者可以根据待保护软件特点和自身要求定制更加完善和灵活的保护。

基于EDA技术的图像边缘检测协处理器的设计

在嵌入式图形系统处理领域 ,图像处理的速度问题一直是一个很难突破的设计瓶颈。文章在介绍一种全新的DSP +CPLD图像处理系统工作原理的基础上 ,阐述了一个基于EDA技术的、用FPGA实现的 80 0× 6 0 0像素的图像边缘检测协处理器的设计 ,包括边缘检测算法选择、系统的FPGA实现设计和有关仿真结果等。该协处理器的像素处理方式采用全硬件并行及流水线技术 ,比单独采用单片机和DSP的系统 ,其处理速度分别提高了 4 0 0倍和 10倍 ,同时该系统集成在一块集成芯片上 ,体积小 ,功耗低 ,可靠性高 ,并可现场编程 。

基于协处理器的HBase二级索引方法

在大数据时代,海量的非结构化数据增速远大于结构化数据,HBase被广泛用于海量非结构化数据存储中。由于HBase内置的索引是基于行键(rowkey)设计的,具有很高的查询效率。但是,在根据字段进行条件查询时需要进行全表扫描,性能较低,无法应用于实时场景。针对此问题,提出一种基于协处理器(coprocessor)的HBase二级索引方法。该方法将经常需要查询的字段通过协处理器在HBase中建立映射到行键的索引,在查询时并行扫描索引数据获取行键,并利用行键快速查询记录。同时,在创建表时,通过对Region进行预分区。在插入数据时,在行键中添加Hash值。这不仅能提高数据插入速度,也避免了热点数据现象,同时保证索引数据和主数据位于同一个Region上,查询时就能减少一次RPC请求。在模拟数据集上的实验表明:提出的二级索引方法具有较好的查询性能。不仅高于HBase自带的过滤查询,也高于基于ElasticSearch的二级索引。同时,其空间开销小于基于ElasticSearch的二级索引。

高速双有限域加密协处理器设计

文章提出了一种能够同时在有限域GF(P)和GF(2m)中高速实现椭圆曲线密码算法(ECC)的协处理器。该协处理器能够高速完成椭圆曲线密码算法中各种基本的运算。通过调用这些基本的模运算指令,可以实现各种ECC上的加密算法。该协处理器支持512位以下任意长度的模运算。协处理器工作速度很快,整个协处理器综合采用了多种加速结构和算法并采用了流水线结构设计。根据物理综合的结果,协处理器可以工作在300MHz的频率,运算时间比此前的一些同类芯片快4到10倍左右。

FPGA作为协处理器在实时系统中的应用

通过对实时系统中采用软硬件设计优缺点的比较，提出使用ＦＰＧＡ作为协处理器来提高系统整体性能的观点，并且通过介绍直线提取中的相位编组算法的实现作为具体实例，进一步阐述ＦＰＧＡ作为协处理器的结构特点及设计原则。

模糊推理协处理器芯片(英文)

模糊推理协处理器ＶＬＳＩ芯片Ｆ２００采用０．μｍ ＣＭＯＳ工艺，作为一种模糊 控制器，主要用于实时过程控制和其它适合的应用场合，例如机器人控制、分类器、专家系 统等．Ｆ２００芯片支持多个模糊知识库工作，支持最常用的两种模糊模型，Ｍａｍｄａｎｉ和 Ｔａｋａｇｉ－Ｓｕｇｅｎｏ模型．芯片精度 １２位，主频 ２０ＭＨｚ；推理速度约为每秒 １．２Ｍ条模糊规则．

WSN中CSMA/CA协处理器的软硬协同设计

在分析了IEEE802.15.4关于无线传感器网络协议带有冲突避免的载波监听多点接入机制的基础上,通过采用独立的指令集、使用软件来控制射频接入流程的实现方式和复用伪随机数产生电路和CRC校验电路等技术,实现了节点芯片的CSMA/CA协处理器。给出采用了这种CSMA/CA协处理器结构的无线传感器网络节点基带芯片的FPGA硬件资源消耗情况,并搭建了该节点芯片与CC2420进行相互通信的测试平台,给出了测试结果,分析时延情况表明,节点芯片在资源有限的情况下获得了较高的处理速度,并实现了对多射频收发芯片支持的灵活性。