适用于现场可编程门阵列I/O通道的可编程延时单元结构设计方法研究

本文对FPGA芯片输入输出通道模块的可编程延时单元设计方法进行了研究,针对可编程延时单元所需的延时调整范围广、延时调整精度高、延时级数多的特性,提出了一种输入输出信号时序可调整的结构设计方法,以满足总线信号边沿对齐或电路建立与保持时间的要求.所设计的延时链采用粗调延时单元与细调延时单元相结合的方式提高精度和覆盖范围,并在较少的控制向量下,实现了45级延时.延时链延时步进精度为100ps,延时最大值为4.58ns.其功耗和面积分别是传统反相器链结构延时单元的34.5%和55.9%.

FPGA中逻辑单元延时测量与应用

FPGA高速电路设计中,面对由信号传输延时的不确定性引发的数据错位或混乱问题,本文介绍了一种逻辑单元延时值的测量方法,从而给出了一种解决该问题的方案。首先分析了如何用FPGA器件中的逻辑单元构建延时器、同步器来改善信号传输延时时差;然后给出了测量逻辑单元延时值的实用电路,并用该方案实现了数控延时器、触发振荡器、测时游标的设计。

可设置的秒级延时控制单元

介绍一种延时整数秒的控制电路，能在启动信号出现时，经整秒延时后，才对控制的对象发出控制信号。而且该电路的延迟时间还能在１～９ｓ之间任意设置，若需要还可扩展延迟时间。

亚阈值电路单元延时波动统计建模方法

集成电路产业的不断发展以及行业对高能效的不断追求使得工艺尺寸不断缩小,越来越多的电路工作在亚阈值区,工艺参数波动导致电路延时呈现非高斯分布。统计静态时序分析作为先进工艺下用于分析时序的新手段,采用将工艺参数和延时用随机变量表示的方法,可以加速时序收敛,显示预期成品率。文章主要研究了亚阈值电路单元延时波动的统计建模方法。分别对单时序弧和多时序弧的蒙特卡洛金标准数据进行建模研究。提出了单时序弧单元延时的分布拟合统计建模方法,其误差小于6.30%。提出了多时序弧单元延时人工神经网络统计建模方法,其误差小于4.95%。

基于频域辨识的合并单元额定延时测量技术

智能变电站中合并单元数据采集和输出过程存在着固有的额定延时,此延时直接影响继电保护的动作时间。目前,额定延时测量方法存在着不足,给系统安全运行埋下了安全隐患。文中从合并单元采样环节的构成出发,分析其采样、处理过程中额定延时的群延迟特性和传变延迟。研究表明:时域中的群延迟在频域中相频特性应为线性相位,据此提出通过输入不同频率的信号以获得合并单元的相频特性曲线、进而辨识出额定延时的频域识别测量技术,并分析合并单元的相位误差对此额定延时测量方法的影响,最后通过理论仿真验证了此额定延时测量技术的可行性和正确性。文中所提方法为合并单元数字化采样延时测量的工程应用提供了一种切实可行的延时测量技术,能够确保继电保护系统的正确、可靠运行。

智能变电站合并单元额定延时现场测试方法

简述智能变电站合并单元额定延时的产生,在对现有额定延时测试方法进行分析基础上,提出一种现场实用的合并单元额定延时测试方法,该方法利用常规继电保护测试仪和故障录波器即可完成测试,在山东电网合并单元反措实施中得到应用,达到了预期效果。

广域测量系统分段时延测量及分析

广域测量系统(WAMS)的测量数据和管理数据均通过电力调度数据网传输,数据传输过程中在各个阶段引入的时延具有不确定性和随机性,对广域电力系统阻尼控制造成非常不利的影响。为此,提出一种对WAMS分段时延的测量方法,该方法可以有效地测量WAMS数据传输过程中各环节的时延,为保证WAMS数据的实时性和正确性提供了分析依据。在浙江省现场安装并搭建了该方法的应用平台,测量了实际现场中WAMS的分段时延并针对分段时延的特性与影响因素进行了分析。结果表明,所提出的WAMS分段时延测量方法能有效测量WAMS分段时延,通过对现场分段时延的测量和分析,为WAMS总体时延的改善提供明确的方向。

电子式互感器采样系统固有延时测试研究

电子式互感器采样系统固有延时是合并单元同步补偿的依据,采样系统的固有延时误差是电子式互感器相位误差的主要因素,采样系统的固有延时测试一直是电子式互感器的测试难点和重点。本文首先对电子式互感器采样系统固有延时的定义进行了阐述,介绍了电子式互感器采样系统固有延时测试的现状,提出一种通过三个阶段精确测量了电子式互感器采样系统固有延时的方法,并与电子式互感器校验仪通过相互印证明确了该测试方法的正确性,对于电子式互感器的开发、测试与检定具有重要意义。

声光延时控制电路的制作

本文从电路功能、材料、元器件识别与检测、单元电路分析、整机工作原理、制作、电路调试与检测、数据与分析等几个方面介绍了声光延时控制电路的制作过程,在制作时侧重于元器件的测试与单元电路分析,可以使制作者在进行电路调试与检测时运用相关的理论知识自行排除故障。采用这种方法制作声光延时控制电路既能够满足控制要求又避免盲目性,通过电路制作还可以逐步培养制作者分析与解决问题的能力。

电力调度自动化系统通道延时的获得和处理

介绍电力调度自动化系统中,DL/T634.5101-2002规约的通道延时获得过程和处理方法以及需要注意的问题。

一种快速准确控制复杂路径延时的方法

在深亚微米超大规模集成电路的物理设计中,为达到时序收敛经常遇到复杂路径延时的准确控制问题,提出了一种新的准确控制复杂路径延时方法,并使用布局布线工具Synopsys Astro实现。实验结果表明,该方法比传统的ECO(Engineer Change Order)精度高,收敛速度快,可广泛应用于超大规模集成电路物理设计。

一种基于有源真时延的低复杂度波束形成器设计

基于0.18μmBiCMOS工艺,实现一种基于有源真时延技术的低复杂度波束形成架构设计.该波束形成架构适用于多路输出的宽带多天线系统,能够将输入到阵列中的信号进行空间滤波处理,抑制噪声和干扰,增强有用信号.相比于传统的波束形成架构,该架构通过真时延单元共享,实现了低复杂度(更少的延时单元数量),并采用改进的有源真时延单元,在保证稳定延时的同时,有效降低了芯片面积,相比同样功能的无源结构实现方案,面积节省了近80%.仿真结果表明,在0.3G^1GHz频带内,波束形成芯片能够同时实现对空间中四个不同方向的信号合成,最小延时分辨率是103ps,最大延时是1030ps,延时波动小于2.4%,电源电压为1.8V,输入、输出端口回波损耗小于-13.8dB,带内合成增益为25dB,版图面积为3.8mm2.

智能站采集同步与延时探讨

分析了智能变电站合并单元采样同步和延时产生原因,通过现场实际案例及现场应用,验证单元采样同步和延时对保护装置的影响,进一步得出智能站采集系统的综合误差,对智能变电站合并单元的设计、制造、测试和运行中的检查提出方法和建议。

考虑多输入转换效应的时序建模

随着集成电路工艺的不断发展,因电路工作主频的提升和工艺偏差影响的加剧,导致多输入转换(MIS)效应对电路静态时序分析的影响愈发不容忽视,使得传统的单输入转换(SIS)模式单元时序建库方式难以规避保持时间和建立时间的违规。为了表征MIS效应在时序分析中的影响,近年来多个MIS延时模型被提出,但目前大多数模型忽略了输入转换时间和负载对MIS效应的影响,因此精度不高。同时这些模型分别对每个单元进行建模,忽略了MIS效应与单元的晶体管级拓扑结构的关系,进一步影响了表征精度且需要较高表征成本。本文提出了一种基于异质图神经网络的MIS单元延时预测框架,将多输入单元的晶体管级拓扑电路建模成为异质图,利用异质图对影响MIS延时因素进行了全面且有效的表征,多个输入门的MIS效应可以训练为统一模型。在16 nm工艺下,该模型在多组多输入单元上进行了验证。实验结果表明,该模型在将建模开销减少至ANN模型所需开销8.8%的情况下,对于单元的平均误差仅为1.19%,相比ANN模型,精度提高了2.05倍。

精密时间间隔测量方法的改进

用于短时间间隔测量的量化时延法可显示较高的测量分辨力。然而 ,随着测量分辨力的提高 ,则需要更多的延迟组件和附加电路 ,这样不但设备的复杂度增加 ,而且还会产生附加误差 ,测量分辨力受到限制。提出一种改进方法 ,即在量化测量原理的基础上 ,利用细测与粗测相结合的方法来测量精密时间间隔。这种方法与CPLD相结合 ,可以在使用较少数量的延迟组件情况下 ,获得得 4 0 0ps的测量分辨力。

高分辨率时间数字转换电路的PLD实现

高分辨率时间数字转换系统(TDC)采用环形延时门单元(RGDS)高分辨率系统,在可编程器件(PLD)上实现,解决了延时门的综合、延时时间的离散性等问题。由于设计、实现和集成电路工艺无关,所以可以方便地移植到其他系统和PLD芯片中。本设计在Altera公司的CPLD芯片上的仿真测试表明,时间分辨率最高可达3.5ns。本实验通过了时序仿真和硬件测试。

基于新型时间放大器流水线时间数字转换器

针对传统时间数字转换器(TDC)中普遍存在的转换速度与转换精确度相互制约问题,提出一种适用于流水线型TDC结构的新型边沿对准时间放大器。这种时间放大器采用三级门控延时链与边沿合成器的级联结构,可实现增益为4的整数倍时间放大。在0.35μm标准CMOS工艺下完成整体流水线型TDC的设计,仿真结果显示,输入动态范围为6.11 ns,时间分辨力为13.1 ps,转换速率为50 MSamples/s。相比于传统基于脉冲序列时间放大器的TDC,转换速率提高19.5%,精确度提高33.7%。

VHDL设计MOORE型有限状态机时速度问题的探讨

摘要:根据设计MOORE型有限状态机的原理,分析了影响有限状态机速度的原因,提出了提高速度的方法,并给出了根据VHDL程序综合得到的电路图,验证了方法的正确性。

一种智能变电站合并单元关键环节的实现方法

针对智能变电站中对合并单元时间性能指标上较高的技术要求,文中通过对由插值算法进行同步的合并单元实现原理的具体分析,充分利用PowerPC的计算能力和现场可编程门阵列(FPGA)的并行处理能力,将整个系统分成多个模块,并通过模块间的相互配合,提出一种具体的合并单元关键环节的设计方案。在该方案中,通过对连续有效秒脉冲间隔的统计和记录,来实现高精度的守时模块,并利用灵活设置的定时器中断周期,来对合并单元的重采样时刻进行动态调整,使之与外部对时信号同步。同时通过对输出延时的分解及FPGA的缓存功能,精确实现了SV9-2报文的等间隔输出。

基于演化博弈的车联网分发消息激励机制

由于车联网中节点资源有限,车联网中存在不愿意传递消息的自私车辆节点,严重影响网络性能。为了改善网络性能,提出了一种基于演化博弈的车联网消息合作分发的激励机制,利用节点始终追求最大收益的有限理性的特点,根据节点传递消息的数量以及节点在固定时间内的空闲程度设计收益函数,引导自私节点努力参与到车联网中消息的传递过程,同时引入路边单元作为监管者加速车辆节点的策略更新过程。仿真结果表明自私节点比例越多,网络性能越差,而该激励机制可以有效地改善存在自私节点的车联网的网络性能。