A novel Fudan programmable logic chip （FDP） was designed and implemented with a SMIC 0. 18μm CMOS logic process. The new 3-LUT based logic cell circuit increases logic density about 11% compared with a traditional ...A novel Fudan programmable logic chip （FDP） was designed and implemented with a SMIC 0. 18μm CMOS logic process. The new 3-LUT based logic cell circuit increases logic density about 11% compared with a traditional 4-input LUT. The unique hierarchy routing fabrics and effective switch box optimize the routing wire segments and make it possible for different lengths to connect directly. The FDP contains 1,600 programmable logic cells, 160 programmable I/O, and 16kbit dual port block RAM. Its die size is 6. 104mm× 6. 620mm, with the package of QFP208. The hardware and software cooperation tests indicate that FDP chip works correctly and efficiently.展开更多
本文主要研究高性能FPGA可编程逻辑单元中分布式RAM和移位寄存器两种时序功能的设计实现方法.运用静态Latch实现分布式RAM的写入同步,以降低对时序控制电路的要求;为克服电荷共享问题,提出通过隔断存储单元之间通路的方法实现移位寄存器...本文主要研究高性能FPGA可编程逻辑单元中分布式RAM和移位寄存器两种时序功能的设计实现方法.运用静态Latch实现分布式RAM的写入同步,以降低对时序控制电路的要求;为克服电荷共享问题,提出通过隔断存储单元之间通路的方法实现移位寄存器.以含两个四输入LUT(Look Up Table)的多功能可编程逻辑单元为例,详细说明电路的设计思路以及实现方法.研究表明,本文提出的方法可以简化对时序控制电路的设计要求,克服电荷共享问题,减少芯片面积.展开更多
针对可编程逻辑控制器(PLC)的功能块(Function BlockDiagrams,FBD)程序指令类型多、串并联复杂和多重输出等问题,提出一种基于顶点活动图(Activity on Vertex,AOV)和多叉树的功能块程序编译算法。该算法将功能块程序映射为AOV图,首先用...针对可编程逻辑控制器(PLC)的功能块(Function BlockDiagrams,FBD)程序指令类型多、串并联复杂和多重输出等问题,提出一种基于顶点活动图(Activity on Vertex,AOV)和多叉树的功能块程序编译算法。该算法将功能块程序映射为AOV图,首先用邻接表存储AOV图中的顶点信息和顶点之间的连接信息,对功能块程序进行语法检查,然后通过邻接表建立表示功能块间逻辑关系的多叉树,通过先根遍历算法遍历多叉树确定功能块执行顺序,最后按照遍历顺序和PLC指令结构将功能块程序转换成二进制代码,形成目标程序。该算法能将PLC支持的功能块指令程序编译为目标程序,具有通用性,已经成功应用在PLC开发平台软件PLC_Config中。展开更多
文摘A novel Fudan programmable logic chip （FDP） was designed and implemented with a SMIC 0. 18μm CMOS logic process. The new 3-LUT based logic cell circuit increases logic density about 11% compared with a traditional 4-input LUT. The unique hierarchy routing fabrics and effective switch box optimize the routing wire segments and make it possible for different lengths to connect directly. The FDP contains 1,600 programmable logic cells, 160 programmable I/O, and 16kbit dual port block RAM. Its die size is 6. 104mm× 6. 620mm, with the package of QFP208. The hardware and software cooperation tests indicate that FDP chip works correctly and efficiently.
文摘本文主要研究高性能FPGA可编程逻辑单元中分布式RAM和移位寄存器两种时序功能的设计实现方法.运用静态Latch实现分布式RAM的写入同步,以降低对时序控制电路的要求;为克服电荷共享问题,提出通过隔断存储单元之间通路的方法实现移位寄存器.以含两个四输入LUT(Look Up Table)的多功能可编程逻辑单元为例,详细说明电路的设计思路以及实现方法.研究表明,本文提出的方法可以简化对时序控制电路的设计要求,克服电荷共享问题,减少芯片面积.
文摘针对可编程逻辑控制器(PLC)的功能块(Function BlockDiagrams,FBD)程序指令类型多、串并联复杂和多重输出等问题,提出一种基于顶点活动图(Activity on Vertex,AOV)和多叉树的功能块程序编译算法。该算法将功能块程序映射为AOV图,首先用邻接表存储AOV图中的顶点信息和顶点之间的连接信息,对功能块程序进行语法检查,然后通过邻接表建立表示功能块间逻辑关系的多叉树,通过先根遍历算法遍历多叉树确定功能块执行顺序,最后按照遍历顺序和PLC指令结构将功能块程序转换成二进制代码,形成目标程序。该算法能将PLC支持的功能块指令程序编译为目标程序,具有通用性,已经成功应用在PLC开发平台软件PLC_Config中。
