MASH结构ADC中的自适应校正系统设计

随着大规模集成电路的快速发展,Delta-Sigma(∑-Δ)模数转换技术因为它的良好性能和易集成的优势,越来越受到广泛的关注和应用。本文针对实际电路相对于理想设计的性能下降来分析其原因。同时针对主要来自模拟电路的诸如实际电容的不精确匹配、放大器的有限增益等因素,通过MATLAB模型来详细分析这些模拟电路误差会对于电路性能产生的影响。本文同时提出了一种自适应校正系统,通过将LMS自适应算法应用于ADC电路,来获得对模拟电路误差的校正。并通过MATLAB分析获得理想状态、无校正系统和校正系统的性能比较来体现校正系统的实际应用价值。

一种MASH结构Σ-ΔADC的指数自适应算法与实现

提出了一种用于级联结构(multi-stage noise shaping,MASH)Σ-ΔADC的自适应算法,并给出了电路实现方式.该算法采用Σ-ΔADC的输出估计输入信号幅度,在不改变噪声传输函数(noise transfer function,NTF)的前提下,通过改变调制器的缩放系数,得到自适应的信号传输函数(signal transfer function,STF),从而使输出信噪比(signal to noise ratio,SNR)在自适应范围内与输入信号幅度保持独立,并给出了具体的实现方法.另外,通过改变调制器最优系数适用范围的方法,将Σ-ΔADC的量化范围提高至满幅.

2-2 MASH结构改进及其FPGA实现

针对多级噪声整形(Multi-stage Noise Shaping, MASH)结构的量化噪声问题,提出一种在传统MASH结构基础上改进的4阶两级MASH结构.首先分析传统MASH结构的原理,指出在输入信号延时处理上的不足,进而给出改进的MASH结构及理论分析.利用Altera公司的StratixⅡ系列FPGA采用自顶向下的方法构建二阶单环调制器模拟部分、噪声抵消单元数字部分和数据处理部分等主要模块实现本文的MASH结构.仿真表明,改进的MASH结构较传统结构减少67%的延时,噪声整形性能比改进前提升9.7%,进一步降低量化噪声的影响.

2-1MASH多位Sigma-Delta转换器设计

量化器位数为3位的级联结构调制器,整体电路采用全差分结构设计使用0.35μm工艺实现。应用数据权重平均算法有效降低了多位DAC对元件匹配性的要求,对于7.8125 kHz的基带信号,在500 kHz的时钟速频率下,实现了87 dB的信噪比。结合抽取滤波器及校准算法,输出结果的无噪声分辨率达到14.16位,模拟部分不需要进行任何修调。整体电路使用ADMS进行混合仿真,采用3.3 V单电源供电的条件下工作电流小于600μA。

抗辐射加固的Σ-Δ调制器设计

针对辐射环境下的传感器应用，设计了一种抗辐射加固的∑－△调制器。通过对调制器非理想特性的建模来确定电路的设计参数。通过调节放大器的偏置电路使其在总剂量（TID）辐射引起的阈值偏移下仍然工作在饱和区。该调制器用3阶MASH结构实现，为了获得更好的线性度，采用单位量化技术。在TSMC2P4M工艺下，信号带宽为22kHz，电源电压3．3V，采样时钟频率为11．264MHz。仿真结果表明，功耗为39mw，可达到17bit以上的有效转换位数。在温度-40～85℃及辐射剂量100Mrad以下范围内，该设计均保持17bit以上的有效转换位数，能够在极端环境下有效工作。

基于高阶单比特Σ△调制器的频率综合器

本文介绍了高阶单比特Σ△调制器在小数分频频率综合器中的应用。普通小数分频频率综合器容易产生很大的杂散频率,采用Σ△调制器可以有效消除杂散频率降低相位噪声。由于多比特MASH结构的非线性,这里采用单比特高阶Σ△调制器(CIFB),最后提出实现电路。

一种面向高精度锁相环的小数分频器设计

高精度的电路对锁相环的输出频率在精度、带宽、速度以及功耗上提出了更高的要求[1,2]。本文使用对偶式的2/3分频器搭建可以实现等占空比的多模可编程分频器,来实现2^n^2^n+1-1的任意整数分频,再通过改进的MASH2-1-1的Σ-Δ调制器实现信号更高精度的小数分频的输出,此外在Σ-Δ调制器的设计上本文还利用伪随机序列发生器,在保证精度的情况下给Σ-Δ调制器加上一定的抖动,从而优化整体电路的噪声搬移性能。