一种2-1-1型MASHΣ-Δ调制器的系统设计

Σ-Δ调制器的结构日趋复杂,用行为级模型进行仿真对提高设计效率来说是十分必要的。首先,文章讨论了开关电容Σ-Δ调制器几种重要的非理想因素,例如时钟抖动、开关引起的非线性、开关热噪声、运放的非理想因素(等效输入噪声、有限直流增益、有限带宽、摆率和有限输出摆幅),并且相应给出了在MATLAB/SIMULINK环境下创建的行为级模型。然后,文章基于上述模型给出了一个2-1-1MASHΣ-Δ调制器行为级设计的例子。在给定过采样率为64的条件下,采样频率19.2MHz,调制器动态范围95dB,峰值信噪比94dB。

一种级间运放共享的MASH结构Σ-Δ调制器

基于55 nm CMOS工艺,设计了一种级间运放共享的级联噪声整形(MASH)结构Σ-Δ调制器。采用2-2 MASH结构对调制器参数进行了设计。对经典结构的开关电容积分器进行了改进,并应用到调制器电路的设计中,实现了两级调制器之间的运放共享,在达到高精度的同时减少了运放的数量,显著降低了MASH结构调制器的功耗。仿真结果表明,在3.3 V电源电压下,调制器信噪失真比为111.7 dB,无杂散动态范围为113.6 dB,整体功耗为16.84 mW。

一种应用于音频的可重构Σ-Δ连续时间调制器

基于180 nm CMOS工艺,设计了一种应用于音频领域的可重构前馈式3阶Σ-Δ连续时间调制器。传统Σ-Δ连续时间调制器只有一种工作模式,而该设计利用可重构的积分器使Σ-Δ连续时间调制器具有高精度和低功耗两种工作模式。此外,采用的加法器提前技术减小了调制器功耗,负电阻补偿技术提高了调制器的SNDR,额外环路延时补偿技术提高了调制器的稳定性。仿真结果表明,在20 kHz信号带宽、1.8 V电源电压下,低功耗模式下调制器的SNDR为94.7 dB,功耗为291μW;高精度模式下调制器的SNDR为108 dB,功耗为436.6μW。

一种满摆幅输入的高精度∑-Δ调制器设计

针对高精度Σ-Δ调制器因采用高阶或者级联结构而存在满摆幅输入条件下积分器容易过载以及电路复杂度较高的问题,利用Matlab设计了一种满摆幅输入的高精度Σ-Δ调制器。采用描述调制器时域模型的方法,使用代码自动综合出满足要求的调制器系数。该调制器电路采用Tower Jazz 0.18μm CMOS工艺进行设计与仿真,结果表明,带宽内的信噪失真比达到105.5 dB,有效位数为17.2位,版图面积为0.4 mm^(2),在5 V电源电压下功耗为1.2 mW。该调制器可用于对任意输入信号幅度的低频微弱信号进行精确检测的传感器信号采集电路中。

铌酸锂M-Z电光强度调制器光辐射模研究

铌酸锂马赫-曾德尔(M-Z)电光强度调制器光辐射模与光纤耦合是导致芯片与光纤组件耦合失效的主要原因。采用光纤与芯片高精度耦合扫描法对光波导和光辐射模进行扫描,研究了光辐射模中心位置分布、光辐射模输出光功率随偏置电压的变化特性,以及光辐射模、光波导与光纤耦合光能量的分布特性。测得光波导在X,Y方向的有效耦合范围分别为14~15.5μm和14~16μm,光辐射模在X,Y方向的有效耦合范围分别为89~92μm和92~96μm。根据所研究的光辐射模特性,制定了失效耦合的解决方案,解决了光辐射模耦合失效问题。

基于AZFA技术的高精度低功耗Σ-Δ调制器

为满足高精度Σ-Δ调制器在实际应用中对于低功耗日益严格的要求,提出一种基于自稳零和双通道动态运放结合的AZFA技术的离散型Σ-Δ调制器。设计采用局部前馈、全局反馈的全差分二阶单bit量化结构,具有低功耗、低失调、低噪声、稳定性好的优点。整体电路采用SMICBCD 0.18μm工艺,工作电压为5 V。仿真结果表明,在过采样率(OSR)为512、采样时钟频率为163 kHz条件下,其信噪比、有效位数、整体功耗等相关指标均有优秀表现,适用于低速高精度低功耗系统的应用场景。

高精度音频Sigma-Delta调制器综述

Sigma-Delta(Σ-Δ)模数转换器(ADC)基于过采样和噪声整形技术,可实现高分辨率,具有无源器件匹配性要求低、结构简单等特点。在高精度音频领域,Σ-ΔADC能够实现高动态范围和良好的功率效率得到了广泛的关注和应用。近年来,依托先进工艺、先进技术进行低功耗高精度的音频ADC的设计已经成为新的研究热点。然而随着工艺技术向低节点的持续发展、电源电压的不断降低,使得Σ-ΔADC的电路设计更具挑战性。该文对高精度音频Sigma-Delta调制器的离散型设计、连续型设计的研究现状进行综述,为高精度音频Sigma-Delta调制器设计提供理论支撑,并给出研究前景展望。

增量型Σ-Δ调制器优化设计算法研究

提出了一种用于增量型Σ-ΔADC的调制器设计的算法。该算法针对增量型Σ-ΔADC中的积分器系数进行优化,采用两步式搜索的方法,对可能的最优解组合进行多次求解与对比分析。基于该算法,设计了一种16位40 kS/s增量型Σ-ΔADC。可以对ADC电路的有效精度和输入采样速率这两个性能指标进行有效调节及优化。仿真结果表明,采用所提出的优化设计算法可以将ADC的输入采样速度由40 kS/s提升到51 kS/s,或者将ADC的ENOB由13.76 bit提高到14.72 bit,且不增加额外功耗。

采用Mash2-1架构的高精度Sigma-Delta ADC设计

鉴于模数转换器(ADC)在芯片和混合信号处理领域举足轻重的作用,为探索进一步提高模数转换器精度的可能性,满足当今应用系统对模数转换精度的新需求,设计一款基于Mash2-1级联架构的sigma-delta ADC。设计采用TSMC 180 nm CMOS工艺,在完成调制器电路的同时,使用Verilog代码方式实现了配套的误差消除以及数字抽取滤波器。对调制器进行了建模及非理想因素的分析,并通过使用斩波调制技术等手段对电路的非理想性进行优化。经仿真验证,结果表明,本设计在3.3 V电源、27℃工作环境、TT典型工艺条件下,表现出优异的信噪比,总谐波失真等性能指标也较理想,适用于高精度、低失真的应用场合。

∑-Δ调制器MASH模型的结构寄生研究

∑-Δ调制小数分频频率合成器利用噪声成型技术,将量化噪声的频谱搬移到频率高端,借助锁相环路的低通特性对这种高频噪声进行抑制,不但实现了锁相环输出频率的精细步进,而且解决了小数分频存在的尾数调制问题。然而,作为有限状态机,特定输入情形下会形成特有的杂散谱,即∑-Δ调制器的结构寄生。介绍了∑-Δ调制器MASH模型的结构寄生,详细推导了1阶、2阶和3阶MASH模型的输出序列长度关系式,揭示了序列长度与输入数值和累加器初始值密切关系,获得了避免极短序列长度的有效方法,有效消除了结构寄生,为高性能∑-Δ调制小数分频频率合成器的设计提供了理论依据。分析方法也适合其它新型调制器结构寄生的分析,具有重要意义。

基于CLS技术的音频应用低功耗Δ-Σ调制器

为了提高便携式音频产品的续航能力,设计一种三阶单环单比特前馈结构的离散时间Δ-Σ调制器。采用浮动反向放大器(Floating Inverter Amplifier,FIA)作为跨导放大器(Operational Transconductance Amplifier,OTA),可以降低整体电路的功耗,实现良好的鲁棒性,并且不需要额外的共模反馈电路。通过相关电平移位(Correlated Level Shifting,CLS)技术可以提高开关电容积分器的直流增益,来降低增益误差。该Δ-Σ调制器采用SMIC 0.18μm CMOS工艺实现,后仿结果表明,在4 MHz的采样频率和1.2 V的电源电压下,实现了88.81 dB的信号噪声失真比(Signal-to-Noise-and-Distortion Ratio,SNDR),14.46 bit的有效位数(Effective Number of Bits,ENOB),99.157 dB的动态范围(Dynamic Range,DR),功耗仅98.676μW。

一种低噪声CT Δ-∑调制器的理论建模分析

针对一种低噪声的连续时间Δ-Σ调制器的理论建模进行了研究。具体实现是以一个高速四阶CTΔ-Σ调制器为例,首先通过分析其单回路环路滤波器的传递函数,提出了一种在有限增益带宽放大器存在的情况下,设计最优CTΔ-Σ调制器的方法,可以将信号传递函数的峰值包含在CT环路滤波器的传递函数中,并通过一种递推算法来得到调制器的最佳系数;然后在考虑采用有限增益带宽放大器时的频率特性对环路滤波器的影响下,对构成调制器的内部模块进行了详细的系统级和行为电路级的建模分析,并考虑了反馈数模转换器的上升/下降时间的建模;仿真实验结果表明,采用本文建模方法设计的CTΔ-Σ调制器在噪声整形和抗混叠滤波方面具有极强的鲁棒性。

应用于∑-ΔADC调制器的高增益运算放大器

为了提高∑-Δ调制器中运算放大器(运放)的增益,提出了一种应用于∑-Δ调制器的高增益运放设计方案。所设计的运放使用增益提升型结构,主要包含两个辅助放大器和一个主放大器,这3个放大器皆为折叠共源共栅结构。采用在辅助放大器和主放大器的输出极点之间添加补偿电容的方法,以补偿总运放的频率特性,使其能够稳定工作。仿真结果表明,该放大器的增益为120.6 dB,相位裕度为62.3°,电源抑制比为185.9 dB,共模抑制比为179.1 dB。与其他高增益设计方法相比,所提设计方案可以有效地提升运放的增益。

一种采用斩波稳定技术的Σ-Δ调制器

为了抑制Σ-Δ调制器的直流失调及其温度漂移,并使调制器对版图失配具有更高的鲁棒性,本文设计了一种多处采用斩波调制的Σ-Δ调制器。通过对调制器第一级积分器采样路径、反馈路径和放大器进行斩波调制,电路有效抑制了版图失配和低频闪烁噪声对Σ-Δ调制器的不利影响,减小了Σ-Δ调制器的直流失调电压,提升了Σ-Δ调制器的信噪比。本文基于0.18μm CMOS工艺进行设计,供电电压为5V,在信号带宽为72KHz内,调制器信噪比达到113dB,即18.4位有效位数,直流失调降低至4.2μV,可以用于测量微小的传感器信号。

一种MASH1-1-1结构∑-Δ调制器设计及应用

为了抑制小数分频锁相环产生的量化噪声,提高锁相环的性能,设计并实现了一种基于FPGA的MASH1-1-1结构∑-Δ调制器。根据小数分频锁相环的原理,分析了量化噪声产生的原因,详细介绍了在小数频率合成器中应用∑-Δ调制器进行噪声整形的基本原理及在FPGA中的实现方法。仿真结果表明,经过MASH1-1-1三阶∑-Δ调制器整形后的量化噪声大部分被推到频率高端,只有小部分噪声能量还留在环路带宽内,有效地提高了锁相环的性能。

误差反馈加抖型MASH 2-1-2结构Delta-Sigma调制器设计与实现

本文从DSM的线性模型入手,分析了其噪声整形原理,并详细介绍了新型MASH结构的逻辑实现方法。仿真结果表明:与传统或直接加抖型MASH结构相比较,新型MASH结构在谱线连续性及底噪都具明显优势。频率合成应用的实测结果显示:带内杂散优于-75dBc,相位噪声在测试频偏1kHz处可达-96dBc/Hz。

小数分频频率合成器中Σ-Δ调制器设计与实现

介绍了一种应用于小数分频频率合成器的Σ-Δ调制器的设计,该调制器采用三阶级联的MASH1-1-1结构,并利用流水线技术,提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现,基于QuartusⅡ工具进行测试验证,结果表明,调制器最高工作频率为240.56MHz.最终采用SMIC 0.18μm CMOS工艺,完成了电路版图设计.芯片面积为34 148.5μm2,芯片总功耗为1.284mW,与传统设计相比,面积降低了31.23%,功耗降低了46.14%.

三阶1-1-1级联Σ-Δ调制器的设计及仿真

采用MASH结构,设计了一款三阶(1-1-1)级联Σ-Δ调制器;讨论了各个模块的增益系数,设计了数字校正电路,并运用Matlab/Simulink对调制器进行了行为级仿真。当输入信号带宽为20 kHz,过采样比为64时,仿真模型得到87.7 dB的信噪比,精度为14.28位。与其他结构的调制器相比,该调制器更加稳定,动态范围更大,可应用于处理音频信号的A/D转换器。

一种可重构的24bitΣ-Δ调制器的设计

给出了一种仅用加法器和移位器实现的、适用于嵌入式FPGA应用的,可重构的Σ-Δ调制器设计。它能够被设置为3阶或5阶,并可支持不同字长(16-/18-/20-/24-bit)的PCM数据输入。过采样率为128时,经仿真验证在3阶和5阶的情况下最大信噪比分别可以达到110dB和150dB,精度为18bit和24bit,可以应用于CD,SACD和DVD等不同格式的音频解调中。

用于过采样Σ-ΔA/D转换器的Σ-Δ调制器

分析并讨论了过采样 Σ- Δ A/D转换器中一阶、二阶及高阶级联结构的 Σ- Δ调制器的性能特点 ,并编写 C语言程序进行行为级仿真 ,用 PSpice进行电路级仿真 ,利用 MATLAB工具对其结果进行分析。结果表明 ,Σ-Δ调制器具有噪声整形特性 ,可以提高基带内的信噪比 ,且三阶级联结构中 1 - 1 - 1结构性能最优。Σ- Δ调制器与过采样技术相结合可构成高精度、低成本的 A/D转换器。