A Maximum Time Difference Pipelined Arithmetic Unit Based on CMOS Gate Array

This paper describes a maximum time difference pipelined arithmetic chip,the 36-bit adder and subtractor based on 1.5 μm CMOS gate array The chipcan operate at 60MHz, and consumes less than 0.5Wat. The results are alsostudied, and a more precise model of delay time dmerence is proposed.

32位最大速率流水加法器的研究与实现

与传统的流水线方法不同,最大速率流水移除了数字电路内部的同步器件,利用电路的延时特性,在一段组合电路中同时传播多个数据行波,达到了高速运算的目的。文章首先介绍了最大速率流水技术的时钟约束和使用CMOS工艺进行最大速率流水设计需要解决的问题,然后使用最大速率流水的思想设计了一个32位超前进位加法器。与传统流水的加法器的比较结果表明最大速率流水技术显著提高了加法器的运算速度。