Moore型有限状态机的VHDL设计与资源利用研究

根据Moore型有限状态机的原理,对内存控制器的设计提出了普通型、时钟同步输出信号型和直接把状态作为输出信号型(Outputs=states)三种VHDL设计方法,并从消除"毛刺",提高资源利用率和速度等方面对三种方法进行了比较.通过开发工具Max+plusⅡ的编译和功能仿真,验证了方法的合理性和通用性.

有限状态机的VHDL设计

介绍了用VHDL的有限状态机设计方法,该设计不需要进行复杂的状态化简、状态分配、状态编码,输出和激励函数,也不需要画原理图,通过EDA工具就可以完成所有的工作,同时以一个波形发生器的实例设计,说明了设计的特点和优越性,通过仿真波形验证了设计的正确性,实现了基于VHDL的有限状态机现代数字系统设计。

有限状态机的VHDL语言描述

VHDL作为一种规范的硬件描述语言 ,被广泛应用于电路的设计中。本文简要介绍了用作控制的有限状态机 。

基于VHDL的一个简单Mealy状态机

以帮助理解Mealy状态机为目的,采用VHDL语言设计一个简单的Mealy状态机,来检测数据流"1101010",并采用软件QuartusⅡ对所写程序进行编译、仿真,得出其状态图、波形图。首先介绍状态机的基本概念及其分类,其次分析Mealy状态机的设计过程并编写程序,最后通过QuartusⅡ对编写软件编译、仿真,使所得到的状态图和波形图合理,并与分析完全一致。这里编写的程序简单、合理,容易理解,可以对Mealy状态机有一个更全面的认识。