基于FPGA的多路抢答器设计

介绍了一种以EDA技术作为开发手段的多路抢答系统的设计和实现。本系统基于VHDL语言,采用FPGA作为控制核心,实现了多路抢答的功能,利用Altera公司的开发平台MAX+PLUSⅡ工具完成了编译、仿真,并下载到FLEX10K系列EPF10K10LC84-4器件进行测试。硬件测试表明系统能够正确显示最先抢答的选手号码,能够对答题时间进行100 s的限时报警以及复位重新抢答。

基于FPGA的数字式抢答综合仪的设计与研究

传统的数字式抢答综合仪多数由单片机或集成数字芯片来实现,文中介绍了基于VHDL硬件描述语言进行数字式抢答综合仪设计的一般思路和方法。选择Altera公司低功耗、低成本、高性能的FPGA芯片,采用quar-tusⅡ8.1开发工具进行了程序的编译和功能仿真。最后给出了部分VHDL源程序和仿真结果,仿真结果表明该系统的设计方案正确。