基于改进的Booth编码和Wallace树的乘法器优化设计

针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构,将17个部分积压缩为2个部分积只需经过10级异或门延时,有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试,并采用基于SMIC 0.18μm的标准单元工艺进行综合,综合结果显示芯片面积为0.1127 mm^2,关键路径延时为3.4 ns。实验结果表明,改进后的乘法器既减少了关键路径延时,又缩小了版图面积。

一种基于改进基4 Booth算法和Wallace树结构的乘法器设计

以实现25×18位带符号快速数字乘法器为目标,采用改进的基4Booth算法以3位编码产生部分积,优化最低位产生电路,使用统一的操作扩展各部分积符号位,相比于传统方法提高了阵列规则性、节省了芯片面积;用传输门构成基本压缩器,并在此基础上优化实现高阶压缩器,进而组成一个Wallace树结构,同时将9组部分积压缩为2组,使电路仅需3级压缩、关键路径延迟时间为8个异或门延迟,有效地提高了压缩效率和降低了关键路径延迟时间。采用GF28nmCMOS工艺,以全定制流程设计,版图面积为0.0112mm^2,仿真环境标准电压1.0V、温度25℃、最高工作时钟频率1.0GHz,系统的功耗频率比为3.52mW/GHz,关键路径延时为636ps,组合逻辑路径旁路寄存器的绝对延时为1.67ns。

一种高效16位有符号数乘法器设计

为了进一步优化乘法器的性能,提高乘法运算单元的运算速率,本文基于Radix 4 Booth算法和Wallace树压缩结构提出了一种改进的16位有符号数乘法器。其特点包括优化Radix 4 Booth编码方式,有效减小部分积选择电路的面积;改进部分积计算过程,通过优化取反加1的方法直接生成被乘数的相反数,同时采用经典的符号位补偿算法使得部分积阵列变得规整易压缩;提出一种新型42压缩器,采用单个全加器处理压缩器的中间进位,针对每行部分积不同的数据特征,细化处理了Wallace树压缩结构,提高了部分积的压缩效率。基于SMIC 180 nm标准单元库进行了综合与验证,结果表明本文所设计的乘法器关键路径延时为3.94 ns,面积为16246μm^(2),相比于现有的乘法器,本文乘法器的运算速率和综合性能都得到显著提升。

基于跳跃式Wallace树的低功耗32位乘法器

为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下进行逻辑综合及布局布线。结果表明,与采用传统Wallace树结构的乘法器相比,该乘法器的延时减少了29%,面积减少了17%,功耗降低了38%,能够满足高性能的处理要求。

Radix-16 Booth流水线乘法器的设计

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.

改进型booth华莱士树的低功耗、高速并行乘法器的设计

采用一种改进的基-4BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered0.35μmCOMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81ns,面积为14329.74门,功耗为24.69mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的.

基4BOOTH编码的高速32×32乘法器的设计与实现

介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采用改进混合Wallace树压缩器阵列进行优化,其压缩器阵列对称有利于布局布线。该乘法器插入流水后能运行到250MHz,可用作专用数据通道的乘法单元。

高速Booth编码模（2^n—1）乘法器的设计

在余数系统中(2n-1)是最普遍应用的模,提出了一种新的booth编码结构,并基于提出的booth编码结构,提出了一种高速模(2n-1)乘法器.该乘法器采用CSA或者Wallace Tree结构可以进一步提高运算速度.此乘法器在一个时钟周期内可以完成所需运算,简单高效.

采用Booth算法的16×16并行乘法器设计

介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整个设计用 VHDL 语言实现。

一种高压缩Wallace树的快速乘法器设计

介绍了一种32位有符号/无符号乘法器.该乘法器采用改进的Booth编码减少了部分积个数,并通过符号扩展的优化,减少中间资源消耗,对部分积进行统一的符号操作,简化了程序设计的复杂性.采用了7:2压缩结构的Wallace树及64位Brent Kung树结构超前进位加法器,有效地提高了乘法器计算速度.整个设计采用Verilog语言编写,通过Modelsim仿真验证设计功能的正确性.采用Synopsys的Design Compiler进行基于SMIC的0.18微米标准库的综合并得到性能参数.

一种改进的基4-Booth编码流水线大数乘法器设计

大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进行了综合,乘法器的关键路径延时3.77ns,它优于同类乘法器.

基于Booth算法的32位流水线型乘法器设计

为了减少乘法指令在保留站中的等待时间,设计了一款32位流水线型乘法器,该乘法器将应用于作者设计的一款超标量处理器中.该乘法器应用了改进型的booth编码算法,对部分积生成电路进行了优化,并采用了4-2压缩器与3-2压缩器相结合的Wallace树型结构对部分积进行压缩,最后再根据各级的延迟,在电路中插入了流水线寄存器,使其运算速度得到了提高.该乘法器使用GSMC 0.18μm工艺进行综合.经过仿真验证,该乘法器大大减少了在保留站中等待执行的乘法指令的完成时间,使每个时钟周期都有一条新的乘法指令被发送至乘法器进行运算.

基于异步NoC机制的Booth乘法器设计

随着信息化社会的深入发展,数字集成电路技术运用得越来越广泛.乘法器是数字电路系统最重要的算术运算单元之一,影响了整个电路系统的工作效率.实际设计通常采用Booth结构作为数字乘法器实现框架,决定此类乘法器运算效率的最为关键的两个方面是:部分积产生和部分积合并.提出了一种从结构上采用独立路由寻址的机制来实现部分积的产生,设计方法上采用异步微流水线,控制机制上采取数据通路的方法,来设计基于异步NoC(Network On Chip)机制的Booth乘法器设计.最后,通过FPGA开发板进行了仿真和实现,并与传统的Booth乘法器性能做了对比分析.

基于符号补偿的RISC-V处理器乘法器优化

针对高性能RISC-V处理器乘法运算延迟过长的问题,改进了基本乘法器中的基4-Booth编码以及Wallace树型结构,提出了基于符号补偿的基4-Booth编码以及交替使用3-2压缩器和4-2压缩器的Wallace树型结构;基于符号补偿的基4-Booth编码减少了部分积的数量,降低了符号位进位翻转带来的功耗;改进的Wallace树型结构减少了部分积累加所花费的时钟周期,缩短了乘法器的关键路径,降低了乘法指令的执行延迟;利用VCS仿真验证了改进的乘法器功能正确性,通过板级测试评估了其性能;结果表明,文章的乘法器功能正确,相较于PicoRV32,执行整型乘法指令所花费的时钟周期缩短了88.2%。Dhrystone分数提高了71.7%,功耗降低了4.9%。

一种支持无符号数的流水线乘法器

文章介绍了一种32×32位的乘法器设计方案。该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展,使电路结构简洁清晰;使用(4,2)计数器实现Wallace树提高了部分积的归约性能;应用了流水线技术并且具有完整的控制接口。该设计综合考虑了一个高性能通用CPU对定点乘法的要求,作为某CPU定点部件的一部分,在FPGA和ASIC上得到验证。

32×32高速乘法器的设计与实现

设计并实现了一种32×32高速乘法器.本设计通过改进的基4Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Ver-ilog HDL进行了结构级描述,用SIMC0.18μm标准单元库进行逻辑综合.时间延迟为4.34ns,系统时钟频率可达230MHz.

一个并行高速乘法器芯片的设计与实现

本文介绍了一种并行高速乘法器的设计原理与方法。该乘法器基于一片ＦＰＧＡ芯片实现，应用在通用数字神经处理芯片中，运作良好，工作主频可达３０ＭＨＺ，达到了预期的目标。同时。

32位快速乘法器的设计

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。

一种64位浮点乘加器的设计与实现

乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用。论文针对PowerPC603e微处理器系统,基于SMIC0.25μm1P5MCMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使用改进Booth算法、平衡的4-2压缩器构成的Wallace树形结构、先行进位加法器的支持IEEE-754标准的64bit浮点乘加器。

高速乘法器的性能比较

对基于阵列乘法器、修正布斯算法 (MBA)乘法器、华莱士 (WT)乘法器和MBA -WT混合乘法器的四种架构的32位乘法器性能进行了比较 ,在选择乘法器时 ,应根据实际应用 ,从面积、速度。