基于开关电容的差分无源N通道滤波器

针对传统N通道滤波器不能抑制谐波、谐波混叠且具有一定插入损耗的问题,本文设计一款基于开关电容的差分无源N通道滤波器。该滤波器使用不同容值的电容加权多相信号来消除奇次谐波,利用不同时钟信号叠加的原理抑制谐波混叠,同时,采用电容堆叠技术提供一定的增益减小插入损耗。滤波器采用TSMC 40 nm CMOS工艺,Cadence Spectre RF软件仿真结果表明:该滤波器的中心频率fs可调范围为0.3~1.5 GHz,当fs=500 MHz时,对3次和5次谐波均有48 dB以上的抑制效果,对最强谐波混叠抑制达到60 dB以上,且没有插入损耗,噪声系数(NF)为2.5~2.8 dB,线性度(IIP3)在15 dBm以上。

一种用于射频前端的谐波整形低功耗N通道滤波器

针对传统射频前端N通道滤波器功耗高,不能根据应用要求选择通过或抑制信号的高次谐波等问题,设计了一款谐波整形低功耗N通道滤波器。该滤波器通过添加具有适当权重的额外路径,可实现谐波抑制和整形的功能。同时,将本振Local Oscillator(LO)信号的n次谐波信号作为时钟信号,降低LO信号频率,时钟信号发生器的动态功耗降低到原来的1/n。SMIC 180 nm CMOS工艺的后仿真结果表明,10通道带通滤波器的中心频率在0.1~6.0 GHz可调,增益为0~5 dB,噪声系数小于4.6 dB,功耗为3.5~6.0 mW,输入三阶交调点(Input 3rd-order Intermodulation Point,IIP3)大于10 dBm,3次和5次谐波抑制分别大于65、90 dB,表明该滤波器具有谐波抑制和谐波整形的功能,且具有较低的功耗。

基于相位差原理的抑制3k次谐波差分N通道滤波器

【目的】N通道滤波器由于时钟采样特性,能够使不需要的奇次和偶次谐波经上采样后出现在输出端,影响有用信号的传输。偶次谐波可通过差分结构解决,而奇次谐波正面临重大挑战。【方法】笔者在TSMC 40 nm工艺、1.1 V供电电压下设计了一款基于时钟相位差原理的抑制3k次谐波差分6通道滤波器。该滤波器由单端转双端的差分6通道滤波器、两个跨导放大器和片外变压器构成,差分6通道滤波器用于抑制偶次和3k次谐波,跨导放大器用于提高增益,片外变压器用于阻抗匹配以提高Q值。【结果】Cadence Spectre RF仿真结果显示,中心频率fs可调范围为200 MHz~1.1 GHz,3次谐波抑制高达42 dB,带外抑制达到32 dB,电压增益为10 dB,带内线性度IIP3大于8 dBm,噪声系数NF小于6 dB。【结论】相比于近期类似工作,该滤波器谐波抑制性能有显著提升,整体性能也较好,可应用于多模多频接收机前端,有着良好的应用前景。

基于CMOS传输门的带通-带阻可重构N通道滤波器

针对存在高功率动态干扰的通信环境中,传统滤波器适应性低的问题,通过控制CMOS传输门的通断状态,设计了一款带通-带阻可重构8通道滤波器,实现带通、带阻滤波器类型的快速切换,提高滤波器的适应性。同时,利用MOS电容参数放大技术,提高了带通滤波器的无源增益,利用MOS电容采样,提高了带阻滤波器的选择性。在TSMC 40 nm CMOS工艺下,滤波器的后仿真结果表明,带通滤波器的中心频率在0.3~1.4 GHz可调,增益为6.1~9.1 dB,噪声系数(NF)小于3.3 dB;带阻滤波器的中心频率在0.3~1.4 GHz可调,增益为-7.6~-11 dB,带宽为4.2 M,噪声系数小于4.6 dB。该滤波器可在高功率动态干扰的通信环境中工作,有广阔的应用前景。

一款低损耗低噪声宽调谐的高阶级联N通道滤波器

近年来,N通道滤波器被广泛应用于射频通信和认知无线电等多个领域中。为了降低滤波器的损耗和噪声,拓展其可调谐范围,本文通过在传统的一阶N通道滤波器中引入串联电感,并将其级联的方法,得到了一款低损耗低噪声宽调谐的高阶N通道滤波器。采用伴随网络法获得了高阶级联N通道滤波器的传递函数。伴随网络法的采用大大简化了传递函数的数学推导过程。TSMC 0.18μm CMOS工艺下的Cadence仿真结果表明了传递函数的正确性。Cadence仿真结果还表明,当电源电压为1.2 V时,高阶级联N通道滤波器中心频率可调范围为0.4~3.0 GHz,插入损耗为1.6 dB,回波损耗为11.6 dB,噪声系数为0.2~0.8 dB,与近年来发表的滤波器相比,综合性能有了较大的提升,可应用于高性能的接收机中。

基于预滤波技术的抗谐波混叠差分N通道滤波器

N通道滤波器因中心频率可调、线性度好等特性,在射频接收机前端应用广泛,但也存在抗谐波混叠能力弱的缺陷.设计了一款基于预滤波技术的抗谐波混叠的差分8通道带通滤波器.该滤波器由两个前置LC带阻滤波器和一个串联电感单端转双端差分8通道带通滤波器构成,前者用于抑制混叠最强的7次和9次谐波,后者用于抑制偶次谐波.基于TSMC40 nm工艺仿真结果表明:滤波器的中心频率fs可调谐范围为600 M~1.6 GHz,fs=1 GHz处的带外抑制为30 dB,7fs和9fs处的谐波混叠抑制均大于90 dB,偶次谐波最大抑制为120 dB,且增益大于5 dB,噪声系数(NF)小于5 dB,插入损耗(S11)小于-10 dB,带内IIP3在6 dB~17 dB之间.

基于采样计算的差分N通道滤波器

针对传统N通道滤波器中谐波选择性(HS)和谐波折返(HFB)的问题,本文设计一种基于采样计算的差分N通道滤波器结构。该结构不仅能够抑制偶次谐波以及第3、5个谐波,而且在不增加输入参考时钟频率的情况下,解决谐波折返问题。滤波器电路采用SMIC 110 nm工艺,仿真结果表明,该滤波器在3次和5次谐波时分别具有49 dB和67 dB的谐波抑制,电路中心频率f_(s)可调范围为0.3~1.0 GHz,总功耗为25.2 mW,输入回波损耗(S_(11))小于-10 dB,噪声系数(NF)为3.1~5.8 dB。

N通道带阻滤波器谐波分析与抗混叠研究

N通道带阻滤波器的谐波混叠干扰是一个普遍存在的问题,因此对其抗混叠能力提出了更高要求。本文首先采用伴随网络方法,推导出输入电压到电容采样电压的传递函数,简化了谐波传递函数的计算过程。然后推导出N通道带阻滤波器的完整谐波传递函数,并采用电路仿真加以验证。在UMC110 CMOS工艺环境下,通过分析滤波器参数对谐波混叠的影响,得出适当增加通道数或增大电容值可有效抑制谐波混叠干扰的结论。仿真结果显示,当通道数为16、电容值为50 pF时,滤波器的最大谐波混叠能控制在-27 dB以下,具备良好抗混叠效果。同时提出一种N通道带阻滤波器与前置选频器件级联的设计方案以消除谐波混叠,前置器件截止频率应小于N-1倍的N通道滤波器中心频率。

带有传输零点的增益提高型N通道带通滤波器

针对无源N通道带通滤波器无增益、带外抑制差的问题,在有源滤波器的通带两侧各引入一个传输零点,设计了一款高增益高带外抑制型N通道带通滤波器。在TSMC 40 nm CMOS工艺条件下,对该带通滤波器进行Spectre RF仿真验证。结果表明:带通滤波器的中心频率f_(s)可调谐范围为0.6~1.2 GHz,增益为6.0~8.0 dB,带宽为19~20 MHz,噪声系数(NF)为2.8~5.3 dB,输入三阶交调点(IIP3)大于16.5 dBm,当中心频率f_(s)=1 GHz时,最大带外抑制为46 dB。该带通滤波器同时具有提高增益和带外抑制的特性,且综合性能较高。

差分时钟增益提高型N通道带通滤波器设计

针对传统N通道滤波器存在增益以及时钟的偶次谐波对滤波性能产生不利影响的问题,利用增益提高技术和差分时钟技术提出了一种增益提高型、时钟偶次谐波消除的N通道带通滤波器。在TSMC 90 nm工艺参数和1.2 V电源电压下对其进行Spectre模拟。结果表明,滤波器的增益高于9.8 d B,中心频率可调范围为0.2~2.2 GHz,S11>10 d B,IIP3>11 d B,阻带抑制为26 d B。电路结构简单,仅由反向器、开关和电容组成,且易于集成。

高增益差分无源N通道带通滤波器的设计

针对传统无源N通道滤波器无增益的问题,采用高增益隐式电容叠加电路的方法,设计了一种高增益差分无源N通道带通滤波器。同时,通过底板电容开关电路来稳定开关的电阻和提高滤波器的线性度,采用差分结构消除偶次谐波对N通道带通滤波器输出信号的影响。采用TSMC 40 nm CMOS工艺,后端仿真结果表明:当通道数为4,电源电压为1.1 V时,滤波器的中心频率可调范围为1.6~2.4 GHz,在频率可调范围内带宽为3.4~7 MHz,噪声系数(NF)小于4.6 dB。当中心频率fs=2 GHz时,电压增益达到26 dB,输入三阶交调点(IIP3)大于22.8 dBm。与同类型的N通道带通滤波器相比,所设计的无源N通道带通滤波器增益较高且线性度较好,可应用于射频接收机前端电路。

可重构射频滤波器发展现状与趋势

过去10到15年,可重构滤波器得到蓬勃发展,这主要归功于"新拓扑结构"的提出和"新工艺技术"的研发。因此,文章将覆盖新的技术、新的材料和新的工艺,比如多模谐振器、消逝摸谐振器、基片集成波导技术、MEMS工艺和微流工艺等。首先从多个角度给出可重构滤波器的分类;接着,从频率可重构、带宽可重构、带宽频率兼可重构、双频可重构和带通-带陷可重构等角度来分析可重构滤波器的发展现状及遇到的困难;最后给出未来可能的发展趋势。

一种基于CMOS的宽带抗阻塞射频接收机设计

针对在多频段、多模式无线通信应用中传统射频接收机频段单一、集成度低的问题,基于N通道滤波技术与接收机集成化技术,提出一种基于互补金属氧化物半导体(CMOS)的宽带抗阻塞射频接收机。该接收机集成N通道混频器与基带滤波器,在65 nm CMOS工艺下进行版图测试。仿真实验结果表明,该接收机在5 MHz的基带带宽外提供超过60 dB的带外阻塞抑制,频率调谐范围0.25~2.5 GHz;前置内嵌巴伦的低噪声放大器,使接收机转换增益达到46 dB,同时降低整体噪声系数至3.1~4 dB;实现了24.5 dBm的带外三阶交调截取点(IIP3),功耗为26 mW。