基于FPGA的多相频域脉冲压缩实现方法

随着高速ADC器件的发展及雷达系统性能需求,宽带线性调频信号在雷达系统中取得广泛应用。高速采样使得频域脉冲压缩点数增大,增加了处理延时与工程实现难度。FPGA接收ADC采样的宽带信号为时域抽取的多相分量的形式,采用多相的方法实现基于时域抽取与频域抽取的二维FFT与IFFT,能够节省FPGA存储资源,降低脉冲压缩的处理延时。

数控振荡器应用及其在FPGA中的实现

本文首先描述NCO的基本工作原理,然后介绍利用NCO产生调频信号(FM)、频移键控信号(FSK)、相移键控信号(PSK)、调幅信号(AM)和幅度键控信号(ASK)等多种调制信号的方法,最后以调幅信号(AM)为例介绍调制信号在FPGA中的实现。

基于FPGA的基带信号发生器IP核设计与验证

雷达系统中信号收发模块需要内部产生基带信号,面对这一需求设计了一种基于直接数字频率合成(DDS)技术且能自定义起始斜率和起始频率的基带信号发生器IP核。该IP核的输出频率可根据线性调频信号的特征进行设计,根据正弦信号的对称性,结合相位截断法和CORDIC算法设计了DDS模块的正余弦查找表,减少了资源的占用率,降低了功耗,提高了运算速度。仿真结果显示,设计的IP核可以正常输出不同频率的正余弦波形以及线性调频信号波形,并且能够实现自定义调整,具有较高的灵活性。相较于通过多个DDS叠加生成混频波形,该IP核占用资源更少,且具有实用价值。

基于FPGA实现DDS技术的雷达波形产生器的设计

介绍了利用 Altera公司的 F PGA器件 (cyclone)产生线性调频信号的 DDS工作原理、设计方案、电路结构。并详细讨论了利用 F PGA器件实现 DDS技术时 ,采取的一些改进优化措施。

DDS/FPGA在信号产生系统中的应用

充分利用现代最新发展的大规模集成电路技术和数字处理技术 ,基于 DDS芯片 AD985 7的自身资源特点 ,使之与 FPGA芯片 EP2 0 K10 0 E相结合 ,设计开发了一种信号产生系统 ,具有操作简单、可编程、信号指标良好等突出优点。

基于FPGA和DDS的数字调制信号发生器设计与实现

为了提高数字调制信号发生器的频率准确度和稳定度,并使其相关技术参数灵活可调,提出了基于FPGA和DDS技术的数字调制信号发生器设计方法。利用Matlab/Simulink、DSP Builder、QuartusⅡ3个工具软件,进行基本DDS建模,然后在DDS模块的基础上,通过单片机等电路组成的控制单元的逻辑控制作用,根据通信系统中数字调制方式的基本原理,设计并实现了数字调制信号发生器,从而实现二进制频移键控(2FSK)、二进制相移键控(2PSK)和二进制幅移键控(2ASK)3种基本的二进制数字调制。所得仿真结果表明设计方法的正确性和实用性。

基于FPGA的脉冲压缩处理器设计与实现

在合成孔径雷达系统中,高速及高精度脉冲压缩是一项关键技术。采用FPGA技术实现脉冲压缩,克服了DSP芯片处理速度有限,成本高的问题。该文设计了一种基于IEEE浮点表示格式的改进的并行FFT算法结构,并利用该FFT处理模块实现线性调频信号频域脉冲压缩处理器的设计。利用Xilinx ISE 13.1软件完成脉冲压缩处理模块设计以及波形仿真。仿真结果表明,利用该FFT运算结构实现的基于FPGA的脉冲压缩处理器可以在合理利用硬件资源的同时提高运算速度及运算精度。

基于FPGA的可控震源数字信号发生器设计

在分析FPGA的体系结构和逻辑单元灵活、静态可重复编程和动态系统重构、集成度高以及适用范围宽等特点后,根据扫描信号的理论要求,选用单片的FPGA芯片设计了能产生升降频的线性调频和伪随机序列的满足可控震源参数要求的数字信号发生器。应用VHDL语言和IP核完成了设计,实现了其相关功能,并用Modelsim软件对其进行了仿真。从仿真结果来看达到了设计的预期目的,满足线性调频和伪随机序列输出的要求。该方案的优点还在于通过单片FPGA来完成,实现简便,集成度高,且FPGA具有在线修改功能,可根据系统的需要和技术的发展对系统进行平滑升级。

基于FPGA和USB接口的高速高精度通用数据采集卡设计

讨论了一类基于FPGA和USB接口的高速高精度通用数据采集卡的设计方法,该方法充分发挥了FPGA和USB的优点,解决了传统数据采集卡的缺陷.

基于FPGA的扩频信号发生器的研究与设计

文中以直接频率合成和伪随机码的设计与实现为中心,对扩频通信的基本理论、信号源的总体结构、伪随机码等问题进行了深入的分析和研究,并给出了模块的FPGA硬件实现方案。分析和测试结果表明,直接数字合成DDS技术产生码的时钟精度高、稳定度好;平衡BPSK调制器载波抑制良好、信号杂散较小、频谱分布及主旁瓣比接近理论值。

基于FPGA的LFMCW测距雷达调制信号源设计

为从信号源上提高LFMCW测距雷达前端发射信号的调频线性度,改善雷达测量精度,设计了一种基于FPGA的LFMCW测距雷达调制信号源,并完成了软硬件设计与实现。调制信号源以FPGA为控制核心,DA转换器为主要外围设备。编写VHDL语言编程产生数字调制波形,利用DA转换器转换为模拟信号,经过低通滤波器和放大器,输出驱动雷达前端的模拟调制电压信号。实验结果表明,该设计实现灵活,输出的调制电压信号波形稳定可靠,能够驱动多种雷达前端。

BPSK/QPSK调制自动识别的FPGA实现

提出了一种在数字通信中对接收到未知BPSK或QPSK制式信号进行自动识别的新方法.该方法通过使未知制式信号进入差分处理系统后所得数据进行统计与分析,进而完成对调制信号制式的识别.本文针对加性白噪声信道情况,对这种方法的识别率进行了仿真与分析,仿真结果表明:该新方法在信噪比不低于11 d B时正确识别率不低于95%.最后对该识别方法的FPGA设计与实现进行了研究,结果表明这种方法在工程实践中具有很好的实用价值.

基于FPGA高精度多参数传感器存储设备设计

为了提高多参数传感器信号存储的精度及可靠性,设计了一种以FPGA为主控芯片的高精度多参数传感器信号存储模块,采用AD7767作为加速度计传感器信号采集工作核心,AD7492作为高频传感器信号采集工作核心,AD7767与ADA4941 1组成高精度ADC以确保传感器信号的高精度存储,实现多参数传感器信号的高精度存储。通过多次实际测试显示,模块对多参数传感器信号的存储精度高,且具有很高可靠性,已成功运用于实际工程中。

基于FPGA的非线性调频信号脉冲压缩的实现

非线性调频信号在信号设计时即考虑到脉冲压缩信号距离旁瓣的抑制,无需在硬件实现中添加加权网络抑制距离旁瓣。文中介绍了非线性调频信号的设计方法,通过Matlab仿真验证了不同设计方法的非线性调频信号的脉冲压缩性能。并在FPGA仿真环境下实现了带宽30 MHz,采样率为100 MHz,输入信号量化位数为16 bit,时长为10.24μs的线性和非线性调频信号的脉冲压缩。

基于FPGA的高斯噪声数字调频算法研究与实现

为了解决传统产生噪声调频信号方式存在稳定性差、控制精度不高、不能进行实时处理的缺点,提出一种基于FPGA(可编辑门阵列)的高斯噪声数字调频算法。此方法中高斯白噪声随机变量的产生是通过正态分布的可加性实现的,调频功能通过DDS实现,产生的信号相干性和可控性都非常严格,整个系统在FPGA(数字频率合成器)上调试完成。测试结果表明,此系统具有运算量小、速度快、可在线升级和可配置的优点,产生噪声数字调频信号不受外界环境的影响。

FPGA的并行多通道激励信号产生模块

通过对并行测试中激励资源的需求分析,提出了一种基于FPGA技术的能够提供多通道并行激励的信号产生模块。它从硬件方面为并行测试提供多通道的激励信号,从而降低软件方面任务分解和调度的难度。

DFT频谱分析系统的FPGA设计与实现

设计与实现了一种基于FPGA的DFT频谱分析系统。系统对16384点采样数据进行处理,信号频谱分辨率带宽RBW达到30 kHz。相同条件下,与FFT快速频谱算法相比,采用DFT设计占用芯片资源少,降低了设计成本。设计中采用NCO IP Core实时计算正弦和余弦样本,而不需要样本存储器,节省了ROM资源。同时,系统采用流水线工作方式,每场数据处理时间为22 ms,保证了系统的处理速度,实时性较好。本系统已成功应用于实际工程之中。

一种高速捷变并行调制矢量信号源的FPGA实现

在信号调制过程中,为了缩短载波生成的捷变时间,分析了影响捷变时间的因素.提出了单频信号的并行合成结构,解决了载波频率受现场可编程逻辑门阵列（FPGA）时钟限制的问题.为了解决调制过程中采样频率受时钟约束的问题,给出了矢量信号的正交并行调制结构.通过在FPGA上编写Verilog代码实现了时钟频率为160MHz、采样率为1.92Gsample/s的并行矢量信号调制,载波频率为200-300MHz可变,捷变时间小于35ns.结果表明,并行载波生成和并行调制的方法在克服系统时钟约束方面有较强的实用性.

基于模数混合FPGA的高频逆变器的研究与设计

通过对高频逆变器前端DC-DC的升压PWM调制和后端DC-AC的SPWM调制的研究,提出了利用FPGA结合DDS技术来实现逆变器的控制电路集成化,并采用模数混合信号F P G A集成了闭环控制的反馈控制电路,从而简化设计,提高系统的稳定和可靠性。本设计中,重点在于外围功率电路部分前端升压的高频变压器的设计以及输出端L C滤波电感与电容的选取,需要综合考虑频率特性、功率因数来选取合适的材料和数值。

基于FPGA的LFM信号匹配滤波的时域实现

为解决频域法实现信号匹配滤波时硬件开销较大的问题,采用时域法实现线性调频(LFM)信号的匹配滤波。设计了一款针对LFM信号的8阶分布式结构的时域匹配滤波器;利用FPGA的ROM宏模块构建查找表,实现分布式滤波算法;基于FPGA器件完成了滤波器的设计与集成。仿真结果显示,滤波器占用170个逻辑单元、109个寄存器、3 kbyte存储器,逻辑资源开销较小。与传统FIR结构的乘累加算法相比,分布式滤波算法运算速度更快。