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一种基于FPGA/SOPC的逻辑分析仪设计 被引量:4
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作者 许浩 宋跃 +1 位作者 余炽业 汪振 《仪表技术与传感器》 CSCD 北大核心 2009年第4期115-117,共3页
设计一种基于FPGA/SOPC的逻辑分析仪器,通过自定义的软核把各个外围功能部件和数字逻辑电路连结在一块FPGA中,在N ios-II软核的控制下自动实现32个通道、100 MHz采样速率、256 K存储深度的逻辑信号的采集、触发、存储及显示等功能。文... 设计一种基于FPGA/SOPC的逻辑分析仪器,通过自定义的软核把各个外围功能部件和数字逻辑电路连结在一块FPGA中,在N ios-II软核的控制下自动实现32个通道、100 MHz采样速率、256 K存储深度的逻辑信号的采集、触发、存储及显示等功能。文中详细介绍逻辑分析仪的SOPC设计思想和实现原理,同时叙述了采样和数据存储电路以及触发核中序列触发的设计方法。实践表明,该设计方法是有效和切实可行的。 展开更多
关键词 逻辑分析仪 FPGA/SOPC nios-ii 序列触发 数据采集
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基于FPGA的数字磁通计设计 被引量:2
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作者 朱玉玉 罗卫军 勾承君 《电测与仪表》 北大核心 2015年第3期107-111,共5页
介绍一种基于FPGA的数字磁通计的设计,利用FPGA控制同步采样ADC以固定频率进行采样,在FPGA内部实现了数字滤波、自动校准、自动量程选择、数字积分等功能。相比于模拟磁通计,简化了仪器的操作难度,提高了系统的稳定性。实验表明,其测量... 介绍一种基于FPGA的数字磁通计的设计,利用FPGA控制同步采样ADC以固定频率进行采样,在FPGA内部实现了数字滤波、自动校准、自动量程选择、数字积分等功能。相比于模拟磁通计,简化了仪器的操作难度,提高了系统的稳定性。实验表明,其测量值无漂移,测量精度高于0.5%。 展开更多
关键词 FPGA 数字磁通计 数字积分算法 nios-ii
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FPGA Design of an Intra 16 ×16 Module for H.264/AVC Video Encoder 被引量:1
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作者 Hassen Loukil Imen Werda +2 位作者 Nouri Masmoudi Ahmed Ben Atitallah Patrice Kadionik 《Circuits and Systems》 2010年第1期18-29,共12页
In this paper, we propose novel hardware architecture for intra 16 × 16 module for the macroblock engine of a new video coding standard H.264. To reduce the cycle of intra prediction 16 × 16, transform/quant... In this paper, we propose novel hardware architecture for intra 16 × 16 module for the macroblock engine of a new video coding standard H.264. To reduce the cycle of intra prediction 16 × 16, transform/quantization, and inverse quantization/inverse transform of H.264, an advanced method for different operation is proposed. This architecture can process one macroblock in 208 cycles for all cases of macroblock type by processing 4 × 4 Hadamard transform and quantization during 16 × 16 prediction. This module was designed using VHDL Hardware Description Language (HDL) and works with a 160 MHz frequency using ALTERA NIOS-II development board with Stratix II EP2S60F1020C3 FPGA. The system also includes software running on an NIOS-II processor in order to implementing the pre-processing and the post-processing functions. Finally, the execution time of our HW solution is decreased by 26% when compared with the previous work. 展开更多
关键词 NIOS H.264 FPGA INTRA 16 × 16 nios-ii SOPC Design
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