混沌伪随机序列均匀化普适算法的FPGA实现

提出一种混沌伪随机序列均匀化普适算法的FPGA实现方案,方案由上位机软件、UART控制器、二进制序列缓存器、均匀化普适算法实现单元和双精度尾数序列缓存转换器组成;采用VHDL完成各模块设计,芯片选用逻辑资源为100万门的CycloneIIEP2C35F672C6,硬件电路共占4833个逻辑单元,资源占用率14.55%,工作频率为50MHz;统计和测试表明,通过随机数均匀化普适算法,得到均匀性非常好的伪随机序列,随机性也得到很大改善。

基于DSP的双精度浮点型伪随机序列发生器的设计

在现代工程实践中,伪随机序列广泛应用于信息安全、数字通信、密码学、自动控制等领域中。本文设计了一种基于TD-ERCS混沌系统和混沌序列均匀化普适算法的伪随机序列发生器;采用32位高性能浮点型数字信号处理芯片实现了IEEE754双精度浮点型标准的PRSG;DSPs与PC的通讯采用了USB2.0传输协议。依据美国国家标准与技术研究院所提出的伪随机序列性能指标,对迭代所产生的混沌伪随机序列进行了测试,结果表明该PRSG所产生的CPRS性能良好,为算法的硬件实现做了很好的前期验证。