卫星高性能LDPC译码算法研究

卫星通信网络与地面通信网络的融合是未来通信网络的发展趋势,但目前卫星通信的发展相对于地面网络处于滞后的状态,此外,星地信息传输还面临着传输距离远易受干扰、卫星快速移动导致多普勒频移以及信道快速变化等挑战,使得信息传输的可靠性大大降低;信道编码是降低数据传输误码率的有效方式,目前,低密度奇偶校验(Low-Density Parity Check, LDPC)码因其优异的性能得到广泛认可并应用于各个领域;针对LDPC码译码算法进行优化,结合归一化最小和算法(Normalized Min-Sum Algorithm, NMSA)与偏移最小和算法(Offset Min-Sum Algorithm, OMSA)译码方案,提出在获取NMSA最优归一化因子后将其带入OMSA校验节点更新公式中,再获取最优偏移因子,实现两次优化的过程,最终通过仿真显示,译码性能得到进一步的提升。

IDS中新的快速多模式匹配算法及其设计

基于网络的入侵检测技术很大程度上依赖于模式匹配技术,算法选择直接影响检测效率。本文在充分分析BM算法、AC算法及AC_BM算法的基础上提出了一种新的更大搜索步长的多模式匹配算法NMSA,并具体分析该算法的效率。通过实验数据对比再次证明NMSA算法具有更大的搜索步长,更高的效率。

入侵检测多模式匹配算法

基于模式匹配的入侵检测是目前最重要的一种入侵检测方法,而字符串匹配效率是该方法的核心,直接影响检测效率。该文在充分分析BM算法、AC算法及AC_BM算法的基础上提出了一种新的更好搜索步长的多模式匹配算法NMSA,并具体分析了该算法的效率。通过实验数据对比,再次证明NMSA算法具有更好的搜索步长、更好的效率。

IDS中新的快速多模式匹配算法及其设计(英文)

网络入侵检测依赖于字符串匹配技术.尽管各种有效的字符串匹配技术不断被使用,但字符串匹配过程的消耗仍是入侵监测系统运行的主要系统开销.为了提高入侵监测系统的运行效率和运算能力,提出并设计了新的字符串匹配算法(NM SA).算法采用新的匹配思想,应用启发函数获得优于BM移动步长的新的跳跃,同时采用有限状态模式匹配自动机可同时进行多模式匹配.将算法应用于Snort系统,并和其他算法进行比较,实验证明NM SA整体上提高了系统的效率.

面向NAND闪存的高能效LDPC译码器结构设计

LDPC码纠错性能极佳,可作为NAND闪存数据的新型纠错编码方案。然而,传统基于最大迭代周期来确定译码器处理速度的保守设计方法,降低译码电路的处理能效。基于这个问题一种自适应电压频率调节的高能效LDPC译码器结构被提出,该结构能够动态地调节译码器的工作频率和电压,使得电路在满足实时性能需求的同时降低处理能耗。在此基础上,采用28nm工艺完成LDPC译码器的逻辑综合。实验结果表明,不同信道噪声下译码器的功耗能够降低24.7%-61.4%,能效提升1.3-2.5倍。

Implementation of encoder and decoder for LDPC codes based on FPGA

This paper proposes a parallel cyclic shift structure of address decoder to realize a high-throughput encoding and decoding method for irregular-quasi-cyclic low-density parity-check(IR-QC-LDPC)codes,with a dual-diagonal parity structure.A normalized min-sum algorithm(NMSA)is employed for decoding.The whole verification of the encoding and decoding algorithm is simulated with Matlab,and the code rates of 5/6 and 2/3 are selected respectively for the initial bit error ratio as 6%and 1.04%.Based on the results of simulation,multi-code rates are compatible with different basis matrices.Then the simulated algorithms of encoder and decoder are migrated and implemented on the field programmable gate array(FPGA).The 183.36 Mbps throughput of encoder and the average 27.85 Mbps decoding throughput with the initial bit error ratio 6%are realized based on FPGA.