基于FPGA/Nios-Ⅱ的矩阵运算硬件加速器设计

针对复杂算法中矩阵运算量大,计算复杂,耗时多,制约算法在线计算性能的问题,从硬件实现角度,研究基于FPGA/Nios-Ⅱ的矩阵运算硬件加速器设计,实现矩阵并行计算。首先根据矩阵运算的算法分析,设计了矩阵并行计算的硬件实现结构,并在Modelsim中进行功能模块的仿真,然后将功能模块集成一个自定制组件,并通过Avalon总线与NiosⅡ主处理器通信,作为硬件加速器。最后在FPGA芯片中构建SoPC系统,并在Altera DE3开发板中进行矩阵实时计算测试。测试结果验证了基于FPGA/Nios-Ⅱ矩阵运算硬件加速器的正确性、可行性以及较高的计算性能。

Nios-Ⅱ下的Lvds高速串行接口IP设计与实现

介绍了Nios-Ⅱ处理器的外设IP的设计方法,详细介绍了一种可用于多片FPGA板间通信的自定义高速串行接口IP的设计,该IP采用主、从结构,使用Lvds接口进行底层串行数据的高速传输,同时给出了相关的驱动程序的编写方法。实验表明,该IP可被无缝整合到各种形式的SOPC嵌入式系统中。

一种新的NIOS-Ⅱ Turbo解码器硬件加速方案

提出了一种基于硬件加速的NIOS-ⅡTurbo解码器的实现．该方案首先构建了由两个并行级联的RSC编码器组成的编码器和由两个相同的SOVA解码器组成的解码器所构成的Matlab原型，仿真结果表明解码器中误码率在每次迭代中都有下降（下降至10-4），除了低信噪比情况（低于-5dB）．然后，描述并比较了两种基于FPGA实现的解码器．第一种是由一个运行在NIOSⅡ快速型软核处理器的软件实现，第二种是在第一种方案中加入了硬件加速器．从硬件解码过程加速实施的结果来看，BER大致和软件解码实现相同，但执行时间减少了25％～34％，当解码迭代的次数增加l至20时。与软件解码实现相比，硬件加速的方法对资源的需求增加了10％～16％．

基于Nios-Ⅱ的FPGA系统设计与研究

FPGA内嵌Nios-Ⅱ软核具有成本低、灵活性高、生产周期短等特点,广泛应用于智能电子产品、医疗电子设备、无线通信产业中。本文主要研究了基于FPGA内嵌Nios-Ⅱ软核的性能及其应用,重点进行硬件和软件的设计,其中软核设计是通过Quartus-Ⅱ软件里的SOPC-builder开发工具进行设计;最后FPGA内嵌Nios-Ⅱ软核可以根据实际需求定制所需要的外设接口,灵活可变。调试方式引入了仿真器,可以进行寄存器、变量实时查询,改变以往FPGA只能通过仿真和测试端口进行调试的不便局面。本次设计通过验证满足ADC采样误差精度、PWM占空比精度、中断响应速度等设计要求,并能够进行正常的通信。

可用于核物理监控系统的microC/OS-Ⅱ片上系统的研究

论述了一种基于FPGA和实时操作系统microC/OS-Ⅱ、适用于核物理数据检测和实验控制的片上可编程系统SOPC(System On a Programmable Chip)的设计,并在altera-stratix-Ⅱ2S60f1020c3芯片内获得实现。该片上可编程系统的硬件处理器和实时操作系统都可根据需求裁剪、重配置。

一种基于权电阻网络的VGA显示方案设计

本文提出一种基于FPGA技术的权电阻VGA显示方法,该方法不仅以低成本实现了通用VGA接口功能,而且外扩了嵌入式仪器仪表设备芯片级常用总线,只需仪表微处理器单元具有通用的SPI、UART等总线接口方式,即可实现VGA高速图像显示。实验结果表明,该方法通用性强,显示色彩真实,而且可以在不使用VGA显示卡和计算机的情况下实现高速图像的显示。

基于SOPC的手持式电能表现场校验仪设计

设计一种基于SOPC的手持式电能表现场校验仪。该现场校验仪用NIOS-Ⅱ软核处理器作为核心控制器实现数据的高速运算、处理并显示;使用数字锁相倍频技术,对三相电压、三相电流进行同步采样;采用捕获脉冲计数比较的校验算法实现了对电能表的准确校验。给出了校验算法、系统原理图和主要的软件流程图。实验表明该仪器精度优于0.1级。

基于SOPC的EDSL Modem的研制

EDSL技术是基于IP交换的新型宽带接入技术,它结合了以太网技术和xDSL技术的优点,首次在接入网内实现IP端到端的传输,中间无协议转换,大大降低了信令处理的复杂性。本文首先简单介绍了EDSL系统结构,然后提出了基于可编程片上系统(SOPC)的EDSL Modem的实现方案。

SOPC&μClinux下数字频谱分析系统的软件设计

设计了一种实时频谱分析系统,该系统以ALTERA公司型号EP2C35的FPGA作为系统数据处理的核心,嵌入Nios2软核处理器,进行数据采集并完成快速傅里叶变换(FFT),实现数据的分析与显示。实验表明此方法的有效性且效果良好。文章重点介绍了频谱分析系统的软件结构。