基于PCIe总线的处理器接口扩展及应用

随着嵌入式处理器性能的逐步提高,现代处理器已配置了多种接口控制器,在可扩展的总线或接口中,PCIe总线是目前使用较多的高速数据总线。研究基于PCIe的交换结构,针对嵌入式处理器的PCIe接口扩展的4种访问传输方式进行了分析,并据此给出了设计建议,为嵌入式计算机设计提供参考。

基于高速安全存储SoC芯片的PCIe与SATA通路验证

针对传统SATA控制器存储系统性能受限、安全性不足问题,提出并设计了一款可实现PCIe(peripheral component interconnect express)与SATA(serial advanced technology attachment)协议传输数据互转,基于SM4算法实现本地数据安全存储的高速安全存储SoC(system of chip)芯片。通过构建合理的片内PCIe与SATA互转数据传输通路,利用PCIe VIP(verification intellectual property)及UVM(universal verification methodology)技术搭建系统应用级仿真验证平台,设计基于SystemVerilog语言的源激励用例和C固件,利用脚本自动化控制实现仿真验证。仿真结果表明,该SoC芯片通路上各设备链路建立正确,实现PCIe与SATA互转通路数据正确传输,测试带宽472 MBps,基于SM4算法的本地安全存储加解密无误,SM4算法加解密带宽1.33 Gbps。根据仿真实验结果可知,该PCIe与SATA桥接转换SoC芯片架构设计是可行的,实现了本地数据的安全存储,为进一步进行数据高速转换访问、安全传输存储研究奠定了重要基础。

基于PCIE总线的大数据通信传输时延控制系统设计

在大数据传输中,当网络流量过大或网络拓扑复杂时,可能会出现网络拥塞的情况,导致通信传输时延的增加,为了优化通信网络的数据传输效率,设计基于PCIE总线的大数据通信传输时延控制系统;在PCIE总线核结构下设计大数据收发器、通信转换模块与通信中断控制器,搭建时延控制终端,联合大数据通信寄存器与时延状态估计器,实现传输时延控制硬件系统的设计;在通信数据相空间内,计算传输时延量的具体数值水平,完成对大数据通信传输时延的预测;根据大数据通信序列定义条件,得到与通信传输时延状态相关的反馈信息,并以此为基础,确定具体的控制方案,完成基于PCIE总线的大数据通信传输时延控制系统设计;实验结果表明,PCIE总线控制系统的应用可将大数据通信时延控制在0~0.20 ms范围之内,不会因时延过大造成数据信息瞬时响应速率下降的问题,且数据传输丢包率低于10%,符合实际应用需求。

基于PCIe总线的主从CPU数据传输系统设计与实现

电力系统保护自动化设备存在多CPU板卡间高速数据传输和存储需求,介绍了一种基于PCIe总线接口实现的主从CPU数据传输系统。采用飞腾FT2000/4处理器为核心构建硬件系统,通过嵌入式Linux操作系统、PCIe设备驱动和应用程序部署软件系统,主CPU侧负责数据采集和处理,从CPU侧通过PCIe总线读取数据完成传输和存储功能。测试情况表明,该方案实现的系统稳定可靠,能够有效地满足高速传输、实时存储的应用业务需求,具有较高的工程应用价值。

基于FPGA-PCIe的声发射信号采集系统硬件设计

论文描述了以EP2C5Q208C8N、AD7621以及CH368为核心的声发射数据采集系统的硬件设计,主要提到了系统的实现原理、硬件模块的组成及相应的电路设计。通过Altera公司的Modelsim仿真对模块电路整体工作的过程进行验证,最后采用GWINSTEK函数发生器产生的无直流偏置幅值为4 Vpp、频率为200 kHz正弦波验证系统的硬件指标,验证发现硬件指标可以满足声发射信号采集所需的16 bit分辨率,3MSPS采样率设计要求。

一种PCIe转RapidIO扩展卡设计与实现

RapidIO总线是一种广泛应用于嵌入式系统内部互联的高性能互联总线,具有高带宽、低延迟、支持多处理器等特征。针对目前市面上大多数处理器不支持RapidIO总线的问题,基于国产PCIe转RapidIO控制器设计了一款PCIe扩展卡,详细介绍了该PCIe扩展卡各模块硬件设计方案,并搭建测试环境对RapidIO总线的眼图和DMA传输性能进行测试。经测试,当RapidIO总线传输速率配置为5 Gb/s时,RapidIO总线DMA读写速率分别为1677 MB/s和1711 MB/s。

基于PCIe级联网口的农业监测视频高速传输系统研究

农业监测智慧化需要实时、高效、可靠的视频数据处理和传输方案,为了解决传统基于CPU和GPU架构的系统速率低、实时性差的问题,设计了基于Zynq架构的PCIe级联网口的高速传输系统。针对PCIe接口开发,在硬件层面,优化配置XDMA IP核参数,完成接口的数据收发引擎设计,并基于MIG 7 IP核优化配置了DDR缓存区。在软件层面,基于PCIe驱动,调度VLC软件完成视频数据读取,实现板卡和上位机之间数据的快速收发和流畅播放。针对网口协议栈的实现,利用ARM可编程特性,调度LWIP轻量级协议栈,完成TCP协议的开发,实现了网口的数据快速收发,避免了上位机CPU直接处理网络协议的时延和运算开销。此外调度AXI协议完成PCIe接口和网口的高速连通。在Zynq MZ7030FA平台上传输视频文件对系统进行速率和可靠性实测。结果表明:网口传输速率达800 Mb/s,基本实现了千兆以太网;PCIe接口的最高传输速率达816 MB/s,逼近硬件PCIe 2.0 x2的最高速率,且整个系统在应用层上实现了可靠传输。本文的研究为农业监测视频传输应用提供了高效可靠的解决方案,且系统具有较好的扩展性和推广性。

一种基于PCIE接口的FPGA程序固化与更新方法

基于Xilinx FPGA Tandem PCIE模式配置程序加载原理分析,提出一种基于PCIE接口实现对PCIE板卡中FPGA程序的固化与更新方法,并进行软件开发验证。通过对应用程序、驱动程序以及FPGA内部软核的综合编程使用,该方法具有很高的灵活性,能够适应主机在远程端或者没有下载电缆在现场时的程序更新需求。

基于UVM的SoC环境中PCIe验证平台设计

系统级芯片(SoC)集成多种外设接口,其外设接口的验证工作已经成为芯片开发最耗时的环节之一。PCIe协议为系统内部提供了高速的点对点串行互联服务,同时还支持热插拔和热交换,逐渐成为一种通用的总线协议。使用传统硬件描述语言(HDL)对PCIe接口设计进行验证时,存在短时间内难以覆盖多种设计场景和边界条件,以及验证不完备等问题。为了解决上述问题,利用统一验证方法学(UVM)搭建1个PCIe接口的验证平台。该平台采用UVM定义的框架和测试类,实现了顶层环境集成和测试约束的设计,具有可重用性强和验证全面的特点。实现的内容包括SoC系统级环境集成、待测模块设计与连接、验证平台中sequencer类和monitor类的实现,以及部分接口设计。为了确保测试用例覆盖尽可能多地设计状态和路径,针对性地划分不同功能点,并设计约束条件。通过多种覆盖率指标对测试用例的有效性和覆盖程度进行评估。实验结果表明,该验证平台能缩短验证周期,使综合覆盖率提高30%以上。

基于DWC PCIE Core的数据传输系统设计

在铁路信号系统中,为有效减少铁路信号系统设备CPU资源占用率,设计一种基于DWC PCIE Core的数据发送与接收系统。该系统采用内嵌ARM Cortex-A9双核的FPGA开发板套件,利用FPGA的灵活性和可扩展性,采用可配置的PCIE硬核IP模块以及以太网硬核IP模块。该系统主要介绍Host PC与FPGA之间基于PCIE 2.0的DMA数据传输以及FPGA之间基于GMAC的以太网数据传输,通过PCIe总线、以太网基于DMA模块实现数据高速可靠传输。

基于PCIE NTB的安全快速无盘启动方法研究

目前基于PXE网络协议无盘启动方法是业界主流的解决方法,但是随着云计算、AI大模型、算力网络推进,以及DPU异构芯片的出现,计算机系统由单节点组件向分布式多节点系统演进。对应的操作系统的启动引导也随之变化,在新的计算机体系架构下,传统的PXE无盘启动方法存在启动效率低、交互流程复杂、镜像管理非云原生、存在安全漏洞、文件服务器受限、单点故障等诸多弊端和不足。给出一种新型多计算节点的安全、快速启动方法,OS镜像易于统一编排部署的解决方案。充分利用计算机系统的已有内部互联总线,比如PCIE总线的NTB(Non-Transparent Bridge)非透明桥实现共享内存,进一步实现无盘启动,同时给出Ramdisk根文件系统的快速制作方法以及基于UEFI的Ramdisk虚拟镜像创建打包的体系化方法,可以云化集群部署。实践表明,采用内部总线从物理上有效隔离了非法镜像的来源,裁剪镜像到500 MB内,在4 GB/s的总线带宽下,启动时间可以优化到1~2 s,效率提高30倍,多节点可以并行化同时启动,未来基于新型CXL总线技术可以平滑演进升级。

基于FPGA的全国产PCIe总线隔离多串口卡的设计与实现

针对基于PCIe总线通用RS422/485串行接口板卡无法完全国产化问题,设计了一种基于复旦微JFM7K325T高性能FPGA,通过逻辑实现PCIe总线控制、UART串口控制的多通道隔离串口板卡。模块包括FPGA电路、电源电路、隔离RS422/RS485接口电路、FPGA逻辑,上位机通过PCIe总线实现多路串行接口的数据收发。实际测试结果表明,多通道串行接口可实现常用波特率连续读写,数据稳定,各通道电地单独隔离。该设备应用稳定可靠。

基于异构嵌入式计算平台的PCIe通信软件设计

随着嵌入式领域处理器性能的高速发展,越来越多的嵌入式平台通过异构多核处理器(heterogeneous multi-processor unit)架构进行复杂度更高的计算工作,但多核处理器的核间通信效率对平台的高性能计算能力有着很大的影响。首先对异构嵌入式计算平台在多处理器之间的通信所存在的这一问题进行了分析,对硬件所存在的特定的场景进行了考虑,最后实现了平台上处理器之间基于PCIe总线的通信驱动。驱动在强调毫秒级高实时性的应用场景下,通过PCIe双缓冲区的设计,不仅保证了高可靠性,还具备了低延迟和高传输速率,为后续基于平台的计算密集型软件应用提供了良好的基础。

基于PCIe交换机的多处理器节点动态管理系统设计

为了满足数据处理模块高性能、高准确性、高可靠性的需求,设计了一种基于PCIe交换机的多节点动态管理方法及系统。系统包括PCIe交换机、多处理器节点以及MCU辅助电路,利用PCIe交换机的高速交换特性提升数据交换能力,利用多处理器节点并行工作提升数据计算与存储能力,利用MCU辅助电路快速定位系统故障原因并提供备份机制,以提升系统容错能力。结果表明,所设计的多处理器节点动态管理系统清晰、结构明确,具有可实施性,提高了数据处理模块的性能与可靠性,可以作为当前航空机载计算机设计的参考方案。

基于PCIe的高性能国产化嵌入式实验平台构建

该文对基于龙芯2K1000国产化CPU和Xilinx Kintex-7 325T FPGA的嵌入式实验平台的构建进行研究,通过嵌入式软件环境和对XDMA驱动程序中内存拷贝方式、中断处理方式进行优化设计,实现2K1000的PCIe接口高达400 MB/s与FPGA的高性能数据交互,满足在国产化嵌入式实验平台下的高性能数据处理需求。

DSP的PCIe安全式自启动技术研究

数字信号处理芯片是一类运算速度极快、运算资源丰富的微型处理器。DSP凭借强大的运算性能在图像处理、大数据高性能运算领域发挥着核心作用。自启动技术是DSP芯片应用的关键技术之一。高性能DSP芯片通常会集成PCIe这一通用性高速外设。本文针对使用PCIe技术用于DSP芯片引导启动开展研究,设计并实现了一种可用于高性能DSP芯片的PCIe安全模式自启动引导方案。

支持后量子密码算法的PCIe密码卡设计与实现

为应对量子计算对公钥密码算法的威胁,研究了一种支持后量子密码算法的外设部件互联标准总线(Peripheral Component Interconnect express,PCIe)密码卡设计方法。该卡基于现场可编程门阵列(Field Programmable Gate Array,FPGA)和安全芯片硬件架构,支持SM2、SM3、SM4等商用密码算法及AES、RSA国际密码算法。然后,通过FPGA实现后量子密码(Post-Quantum Cryptography,PQC)算法功能,并提出了Crystals-Kyber算法的模块化设计方法,分析了资源占用情况。卡端支持主机通过直接存储器访问(Direct Memory Access,DMA)交换数据和指令,减轻中央处理器(Central Processing Unit,CPU)负载,提高数据传输效率。性能测试显示,集成的Kyber512算法密钥生成速度达5.2万次/s,封装速度达4.3万次/s,解封速度达2.5万次/s,具有良好的表现。

基于大页共享内存的5小基站PCIe驱动程序设计

针对5G小基站研发需求,文中介绍了一体化基站的基本原理和组成结构,重点剖析了采用大页共享的PCIe驱动的关键设计要点,详述了程序的主要步骤,并测试驱动程序软件所引入的时延,实验结果满足上层协议栈高速传输数据的要求。

PCIe信号完整性与优化措施分析

作为高速串行总线技术的最新进展,PCIe 4.0对现代计算机系统的性能至关重要。然而,其高速的数据传输给信号完整性带来了巨大挑战。文中聚焦于PCIe 4.0信号的完整性,提出了一种创新的优化措施,采用一种新型模型和仿真策略,利用POWERSI构建了×4 PCIe 4.0链路模型,并在ADS环境中进行了多域仿真。仿真结果显示,8对差分信号的回波损耗低于-6 dB,插入损耗高于-28 dB,眼图参数完全符合PCIe 4.0标准,确保了信号质量。与传统方法相比,该方法显著提高了仿真的可靠性和准确性,为PCIe 4.0信号完整性的分析与优化提供了新的途径。

基于PCIeDMA缓冲池的流量控制协议

随着航空电子的发展,机载计算机对通信性能提出了更高的要求。PCIe总线的直接存储器存取(Direct Memory Access,DMA)通信方式凭借高吞吐量、低时延及低中央处理器(Central Processing Unit,CPU)占用率等优势,广泛应用于嵌入式计算机通信。在复杂网络拓扑的PCIe架构中,由于通信节点接收数据和发送数据的协议差异或中间介质差异,导致入向流量和出向流量速率不匹配,造成数据缺失。因此,文章设计了一种基于PCIeDMA缓冲池的流量控制协议,以控制模块间的通信流量。利用多级缓冲技术,在节点中配置环形缓冲池,可回收利用总线空间。利用同步互斥技术为高速数据转发争取时间,避免了多节点设备转发数据出现滞后性和数据缺失问题。