HBA卡的PCIe4.0信号完整性设计与实现

针对封装基板信号完整的主机总线适配器(Host Bus Adapter,HBA)芯片,设计了一款PCIe4.0×4Lane/SAS3.0/SATA3.0印刷电路板(Printed Circuit Board,PCB)。为了保证高速串行计算机扩展总线标准(Peripheral Component Interconnect Express,PCIe)4.0的信号完整性,对传输速率最高的PCIe4.0进行整板仿真。仿真结果表明,以TX3信号为例,工作频率为10.0 GHz时,PCIe4.0主要差分信号的插入损耗、回波损耗分别为-2.26 dB和-8.11 dB,无均衡器测量眼图的眼高和眼宽分别为72 mV和0.41 UI,加均衡器测量眼图的眼高和眼宽为214 mV和0.65 UI。实际测量眼图的眼高和眼宽为188 mV和0.61 UI,仿真和实测结果相差不大,HBA芯片从基板封装到PCB整板的设计保证了PCIe的信号完整性。

PCIe信号完整性与优化措施分析

作为高速串行总线技术的最新进展,PCIe 4.0对现代计算机系统的性能至关重要。然而,其高速的数据传输给信号完整性带来了巨大挑战。文中聚焦于PCIe 4.0信号的完整性,提出了一种创新的优化措施,采用一种新型模型和仿真策略,利用POWERSI构建了×4 PCIe 4.0链路模型,并在ADS环境中进行了多域仿真。仿真结果显示,8对差分信号的回波损耗低于-6 dB,插入损耗高于-28 dB,眼图参数完全符合PCIe 4.0标准,确保了信号质量。与传统方法相比,该方法显著提高了仿真的可靠性和准确性,为PCIe 4.0信号完整性的分析与优化提供了新的途径。

万兆网卡设计中PCIE 4.0接口信号完整性仿真分析

由于目前已有的PCIE接口信号完整性仿真精度和可靠性较低,建立了一种新的PCIE 4.0信号通道链路模型和仿真分析方法。通过仿真软件POWERSI对万兆网卡PCB建立×4 PCIE 4.0信号通道链路模型;利用已建立的模型在ADS软件中进行时域、频域和回环仿真;对仿真得到的回波损耗、插入损耗和眼图进行分析,判断PCIE 4.0信号走线是否满足设计要求。通过该方法得到的8对PCIE 4.0差分信号的回波损耗均小于-6 dB,插入损耗均大于-28 dB,眼图的眼宽和眼高均大于0.3 UI和15 mV,满足PCIE 4.0协议规范的要求,与已有的仿真结果相比,该方法的可靠性更高。

北京广播电视台8K超高清后期协同生产系统的设计与实践

本文以北京广播电视台8K超高清试验频道(一期)项目建设为例,介绍了8K生产中遇到的问题和难点,并对问题进行了分析和说明。并介绍了通过项目建设,使用新技术和新制作流程解决的部分问题,提出了项目中的技术亮点,包括8K超高清后期协同生产流程。