PDP列芯片200MHz工作频率测试方法研究

提出了一种测试PDP列芯片200 MHz工作频率的方法。该方法基于Altera公司中高端的FPGA,利用PLL倍频后的400 MHz内部时钟信号,生成256路PDP列芯片用的200 MHz时钟信号以及2.5 ns的单bit数据信号;通过设计对应的测试接口卡,将FPGA产生的时钟、数据和控制信号提供给PDP列芯片工作;设计目标是通过200 MHz时钟信号的精确移位传输,最终让列芯片的256路高压输出中只有OUT37有频率为568.9 kHz方波信号输出,其他255个输出为恒定高电平;测试结果显示,列芯片的256路高压输出中的确只有OUT37是方波信号,并且频率为567.7 kHz,跟设计值十分接近;该结果表明待测列芯片完全可以工作在200 MHz的时钟频率下,并且数据信号也可以在200 MHz频率下被列芯片正确移位传输。

PDP列驱动芯片能量恢复效率模型

为了分析PDP列驱动芯片的能量恢复效率,提出了2种分析模型。DPLD(double-channel p-type lateral extended drain MOS)管是列驱动芯片中能量恢复电路的核心元器件。CRC(电容-电阻-电容)等效电路模型适用于漏电流能力较弱的DPLD管;VCCS(压控电流源)模型适用于漏电流能力较强的DPLD管;测试结果显示CRC和VCCS模型都具备较高的精度,模型误差分别是2.26%和4.04%。CRC模型揭示了影响列驱动芯片能量恢复效率的因素有3个,分别是:充电时间、沟道电阻、负载电容。2种模型分析的对比结果表明,沟道电阻对列驱动芯片的能量恢复效率影响很大,使用较小沟道电阻的DPLD管可以显著提高PDP列驱动芯片的能量恢复效率。CRC和VCCS模型可用于精确预测列驱动芯片的能量恢复效率。